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这种情况适用于运算放大器的大 部分频率范围，但在低频率条件下，噪声频谱密度会以3 dB/倍频程上升，如上图1所示。功 率频谱密度在此区域内与频率成反比，所以电压噪声频谱密度与频率的平方根成反比。对于特定放大器，电压噪声和电流噪声的1/f转折频率并不一定相同，有的电流反馈运 算放大器可能具有三个1/f转折频率：一个针对其电压噪声，另一个针对其反相输入电流噪 声，还一个则针对其同相输入电流噪声。在实际操作中，几乎不可能在特定频率限值内测量噪声而不受限值外噪声的影响，因为实 际滤波器的滚降特性有限。

所有模拟前端的噪声谱密度均会折合到 ADC 输入端，出 于示例目的，将增益级的噪声谱密度被限制为信号频率的四倍以实现通带内较大的平 坦度。通常的模数转换器是将一个输入电压信号转换为一个输出的数字信号。增益级的增益大小、增益级能否直接驱动模数转换单元、 SNR 与增益的关系、数字滤波在信号链中的作用等问题都是设计工程师在构建数据采集信号链时经常考虑的问题，本文将从噪声权衡角度方面对这些问题进行阐述。受信号频率的限制，这一级的噪声带宽相当低，噪声谱密度大约为 1.5nV/rtHz，这是一个相对较低的数值。

有源滤波器因为采用放大器而引入噪声，所以采用有源滤波器的 PLL 产生的频率的相 位噪声性能会比采用无源滤波器的 PLL 输出差。选择 VCO 时，尽量选择 VCO 的输出频率对应的控制电压在可用调谐电压范围的中点。然而， ADF41xx 系列的 PLL，其数字锁定指示用 REFIN 时钟来检查是否锁定，如果 PLL 先前已经锁 定，REFIN 时钟突然丢失，PLL 会继续显示锁定状态。 环路滤波器为无源滤波器，VCO 的控制灵敏度为正（即，随着控制电压的升高，输出频率增 大）。

另外，需要注意的是对 PLL 芯片的寄存器进行写操作时，需要按照一定的次序来写，具体请参 照芯片资料中的描述。环路滤波器用于衰减由输入信号噪声引起的快速变化的相位误差和平滑相位检测器泄露的高频分量，即滤波,以便在其输出端对原始信号进行精确的估计,环路滤波的阶数和噪声带宽决定了环路滤波器对信号的动态响应。控制信号的产生，可以用 MCU，DSP，或者 FPGA。这些参数包 括，鉴相频率 PFD，电荷泵电流 Icp，环路带宽 BW，相位裕度，VCO 控制灵敏度 Kv，滤波器 的形式（有源还是无源，阶数）。

相位噪声是信号在频域的度量。在时域，与之对应的是时钟抖动（jitter），它是相位噪声在 时间域里的反映，大的时钟抖动在高速 ADC 应用中会严重恶化采样数据的信噪比，尤其是当 ADC 模拟前端模拟前端信号的频率较高时，更是要求低抖动的时钟。在鉴相频率相等的条件下，电荷泵的漏电流与电荷泵电流的比值越大，由电荷泵漏电流引 起的参考杂散会越大。根据自动控制原理，这是一种典型的反馈控制电路，利用外部输入的参考信号控制环路内部振荡信号的频率和相位，实现输出信号频率对输入信号频率的自动跟踪，一般用于闭环跟踪电路。

因此，当在整个信号链中加入（累积）精度误差的时候，或者进行任何系统精度分析的 时候，设计人员应当使用加权误差源法（如第一部分 ADC 示例所示），然后对这些误 差源进行 RSS 计算。各级同时还产生一个独立的合计数和 RSS（和方根）合计数，以 展示根据所用方法的不同，误差是如何累积起来的。因此，根据 里的最终结果，累计的合计误差为±2.6%，RSS 误差为±1.6%。这是本文 讨论的整个信号链的误差，其前提是针对各个部分的数据手册规格以及前面提到的在 26°C 下的全局条件。

在此需要注意的是，必须考 虑所有这些基本误差，确保分析确实可靠，能达到系统精度目标规格的要求。上面就个别有源器件的误差提出了建议并给出了其定义，接下来，应该考虑全局误差， 这类误差会对整个信号链产生影响（表 3）。但要记住的是，有许多类型 的有源器件都描述了各类信号链和不同的系统拓扑结构。在本文中，我们将以上述认识为基础，重点分析可能在给定信号链中累积 的直流误差的类型。全局误差是信号链或系统中各个有源器件均存在的等量误差，但根据有源器件各自性能 的不同，会表现出不同的误差。一般都列示于数据手册 当中。

来之不易的信息边注：有些组件的寿命周期只有 1000 小时，但设计的要求可能要长得 多，比如，10，000 小时。请记住，转换 器是信号链的瓶颈，最终决定着信号的表示精度。因此，转换器的选择是设定系统整体 要求的关键。在本文中，我们将以上述认识为基础，重点分析可能在给定信号链中累积 的直流误差的类型。表面上看，电阻似乎是比较简单的器件， 但实际上，如果其规格不符合设计要求，则在整个信号链中都有可能导致误差。另外，这些器件实际上是无功器件，对滤波和带宽容差的影响最大， 本文的直流分析里同样没有考虑这一点。

无论何种信号链，转换器都是系统的基本要素。为设计选择的任何ADC都会决定系统的总精度。换言之，系统精度不可能高于转换器的最低有效位(LSB）大小。为了表明这一点,让我们来看一个简短的ADC不精确性指南。首先，注意到由于ADC不是理想的．并且分辨率有限，因此它们在输出端只能显示有限数量的信息表示。表示的信息数量由转换器满量程输入除以2N表示，N为转换器的理想位数。例如.假设选择一个12位ADC，则它可在输出端以4096个数字表示施加于转换器输入端的任何信号。这些表示信息确实存在有限量的误差。

在物理层中．数据进行串行化.8B/10B编码数据以线路速率发送和接收。物理层包括串行/解串器〈SERDES）模块．驱动器、接收器和CDR。由于数据传输速率非常高，这些模块常常采用定制单元设计。JESD204和JESD204A均支持最高3.125Gbps的速度。JESD204B规范支持三种可能的速度等级。速度等级1支持最高3.125Gbps的速度．基于OIF-Sxl5-0.10规范。速度等级⒉支持最高6.375Gbps的速度，基于CEI-6G-SR规范。

一旦在所有链路通道上检测到某一数量的连续K28.5字符．接收器模块就会解除置位送至发送器模块在代码组同步(CGS)期间．各接收器(FPGA)必须利用时钟和数据恢复(CDR)技术，在ADC传来的输入数据流中找到K28.5字符。接收器模块处理并监视收到的数据有无错误,包括运行差异不正确(8B/10B错误）、不在表中(8B/10B错误)、意外控制字符、ILAS不正确和通道间偏斜（注意:8B/10B以某种方式来维持运行差异，使得输出数据处于直流平衡状态．同时为接收器中的时钟和数据恢复电路保持充足的输出跃迁)。

这种配置能力对于宽带RF 应用中使用的GSPSADC特别方便，在此类应用中，采样速率决定是否使用多个通道，以便符合对通道速率的限制。在其推动下，对于能够捕捉更宽带宽并支持配置更灵活的SDR〈软件定义无线电）平台的 GSPSADC，高速串行接口〈在此情况下即JESD204B）是必不可少的。对于需要以不同于N'(每个样本传输的位数）的样本大小传输数据的ADC，以独特方式配置应用层可能有利。故任何一个模数转换器都需要一个参考模拟量作为转换的标准，比较常见的参考标准为最大的可转换信号大小。

通常的模数转换器是将一个输入电压信号转换为一个输出的数字信号。故任何一个模数转换器都需要一个参考模拟量作为转换的标准，比较常见的参考标准为最大的可转换信号大小。理想差分运算放大器的无限大共模抑制断绝了输入参考电位与输出参考电位的关系，而且高输入阻抗使得无法将输入端用作输出电流返回点，因此必须有第四端,有些人称之为“地”。由于导致输出恢复的是放大器的增益，因此,对于超过闭环带宽的信号.负电源抑制比接近零。建议的解决方案常常是“去耦”，在应用中既会存在一些错误的做法，也存在一些比较好的做法。

对到达系统板的所有电源轨和总线电压去耦。2.记住:每增加一级增益就会每10倍频程增加大约20dB。3.去耦电容接地前的电源入口点常常使用串联铁氧体磁珠。对进入系统板的每个电源电压都要这样做．无论它是来自LDO还是来自开关调节器。4.对于加入的电容，应使用紧密叠置的电源和接地层〈间距

在电源噪声非常明显的情况下，有些类型〈如共源极）可能并不是十分合适，因为电源是通过阻性元件偏置的，而该阻性元件后来又连接到输出级，如图3和图4所示。当供电轨上有噪声时，决定ADC性能的因素主要有三个，它们是PSRR-dc、PSRR-ac和PSMR PSRR-dc指电源电压的变化与由此产生的ADC增益或失调误差的变化之比值，它可以用最低有效位（LSB)的分数、百分比或对数dB(PSR=20×log10(PSRR)）来表示，通常规定采用直流条件。总之，电源噪声应当像转换器的任何其他输入一样进行测试和处理。

自然地，更强的处理能力、更高的处理速率会导致更快的数据转换:宽带信号扩大其带宽〈往往达到物理或监管机构设定的频谱极限),成像系统寻求提高每秒像素处理能力.以便更加快速地处理更高分辨率的图像。在这种情况下，系统可以处理更多信号—―如果全部信号都具有相同的强度，并且需要处理两倍的信号，则需要增加3dB的动态范围(在所有其他条件相等的情况下〉。如前所述，不断增加的处理能力可提高系统处理更高带宽的能力，而蜂窝电话．电缆系统、有线和无线局域网、图像处理以及仪器仪表等系统都在朝着带宽更高的系统发展。