全局时钟约束

一、时序路径

1）从输入端口到触发器的数据D端;
2）从触发器的时钟clk端到触发器的数据D端
3）从触发器的时钟clk端到输出端口
4）从输入端口到输出端口

二、pin、port、cell、net

cell就是基本的模块，如触发器、查找表；每个cell都有自己的pin（引脚），pin有方向（pin和port是相对的，根据处理问题的作用域来区分，在一个作用域是pin在另一个作用域也有可能是port）；cell之间通过net相连。

三、时序约束

1，寄存器到寄存器之间路径的约束：

约束时序路径是为了满足寄存器的建立时间和保持时间。寄存器到寄存器之间的路径主要需要包括Tco、Tlogic、Trouting和Tskew。因为数据是随着时钟的节拍一拍一拍往后传的，因此这里的寄存器与寄存器之间的路径约束，就是对时钟的建模，或者是说对时钟的约束。