2019年11月_lalalallalalalala

11月

原创全局时钟约束

一、时序路径 1）从输入端口到触发器的数据D端; 2）从触发器的时钟clk端到触发器的数据D端 3）从触发器的时钟clk端到输出端口 4）从输入端口到输出端口二、pin、port、cell、net cell就是基本的模块，如触发器、查找表；每个cell都有自己的pin（引脚），pin有方向（pin和port是相对的，根据处理问题的作用域来区分，在一个作用域是pin在另一个作用域也有可能是po...

2019-11-24 16:01:14 697

原创 FPGA-概念1

一、基本逻辑门二、二选一数字选择器

2019-11-15 10:15:02 225

原创 FPGA中流水线的设计思想

https://blog.csdn.net/JohnHe1994/article/details/79640611 https://blog.csdn.net/yc16032399/article/details/100833296 流水线就是插入寄存器，以面积换取速度。一、使用流水线的原因所谓流水线（pipeline）设计，以汽车工业中的流水生产线举例说明。在汽车生产的时候，假设分...

2019-11-14 21:24:00 5296 1

转载 FPGA设计中的异步复位、同步释放思想

FPGA设计中的异步复位、同步释放思想 - 愣娃娃 - 博客园 <link rel="stylesheet" href="/css/blog-common.min.css?v=sqi5FxOybx6gjGoG6Zfy1wD-0AwznLNLYOVx7Y9tIN0" /> <link id="MainCss"...

2019-11-13 20:57:46 255

Verilog HDL教程.pdf

很详细的Verilog教程，上传供以后再看。 Verilog HDL是一种硬件描述语言，用于从算法级、门级到开关级的多种抽象设计层次的数字系统建模。被建模的数字系统对象的复杂性可以介于简单的门和完整的电子数字系统之间。数字系统能够按层次描述，并可在相同描述中显式地进行时序建模。

2019-11-15

空空如也

TA创建的收藏夹 TA关注的收藏夹

TA关注的人