之前提到,可以用这个counter做一个时钟分频。直接上代码。
module top_divider (
input wire clk, // 12MHz 时钟输入
input wire rst, // 异步复位输入
output reg [3:0] leds // 4 位输出驱动 LED
);
// 初始块用于设置寄存器的初始状态
initial begin
leds = 4'b0000; // 初始化 LED 为 0
count = 32'b0; // 初始化计数器为 0
end
// 将复位信号取反后分配给 reset
assign reset = ~rst;
// 定义最大计数值以实现 0.5 秒的间隔
// 12 MHz 时钟需要除以 6,000,000 才能得到 0.5 秒的周期
parameter MAX_COUNT = 6_000_000 - 1; // 计数范围为 0 到 5,999,999
// 23 位计数器,足以计数到 6,000,000
reg [22:0] count;
// 总是对时钟的上升沿和复位的上升沿敏感
always @(posedge clk or posedge reset) begin
if (reset) begin
// 异步复位逻辑
leds <= 4'b0000; // 复位 LED 为 0
count <= 0; // 复位计数器为 0
end else begin
if (count == MAX_COUNT) begin
leds <= leds + 1; // LED 加 1
count <= 0; // 达到最大计数值后复位计数器
end else begin
count <= count + 1; // 每个时钟周期增加计数器
end
end
end
endmodule
代码已经注释得比较清楚了。几个要点:
- 输入信号: clk 为 12MHz 时钟输入,rst 为异步复位输入。
- 输出信号: leds 为 4 位输出,用于驱动 LED。
- 计数器逻辑: 模块通过一个 23 位计数器来实现时钟分频,将 12MHz 时钟分频到 0.5s 周期的信号,从而每 0.5s 增加一次 leds。
- 复位逻辑: 异步复位时,将 leds 和 count 都复位为 0。
引脚配置
# clock
set_io clk 21
# leds
set_io leds[0] 99
set_io leds[1] 98
set_io leds[2] 97
set_io leds[3] 96
# IO
set_io -pullup yes rst 79
.pcf 文件和之前Counter中使用的非常相似。主要的区别在于增加了时钟信号。之前clk引脚是我用了一个假的按键模拟接地,然后被pull up 模拟出来的。现在直接使用开发板上的12 MHz 的时钟信号,连接到 FPGA 上的物理引脚 21。
Makefile
参看之前的counter博客,Makefile几乎一样
https://blog.csdn.net/winniezheng/article/details/139560914
效果
现在就不需要我之前反复戳面包板模拟clock信号了。
视频还在审核,通过之后连接到此。