Verilog实战学习到RiscV
文章平均质量分 79
使用开源工具学习Verilog, 最后在一个开源RiscV 基础上修改并添加内容.
程序猿Boris
生命在于折腾。
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Verilog实战学习到RiscV - 5 : ICEStick 分频
之前提到,可以用这个counter做一个时钟分频。直接上代码。代码已经注释得比较清楚了。原创 2024-06-18 10:42:33 · 420 阅读 · 0 评论 -
Verilog实战学习到RiscV - 4 : ICEStick 评估板计数器
这篇是关于always 时序逻辑的。直接上代码。原创 2024-06-09 13:27:45 · 813 阅读 · 0 评论 -
Verilog实战学习到RiscV - 3 : ICEStick 评估板点灯
收到 ICESTICK 评估板后还没好好玩。先来点个灯,正好把串起来用一下。原创 2024-06-04 11:11:29 · 1024 阅读 · 0 评论 -
Verilog实战学习到RiscV - 2 : wire 和 reg 的区别
看Verilog例子过程中,总是分不清 和 的区别。这篇文章把两者放在一起总结一下,并且对比何时使用它们。 是 Verilog 设计中的简单导线(或任意宽度的总线)。使用 时的语法规则如下:程序 1 显示了 的各种合法用法。1.2 :组合逻辑和时序逻辑 与 类似,但可以像寄存器一样存储信息(“状态”)。使用 的语法规则如下:程序 2 显示了 元素的各种合法用法。1.3 和 何时可互换在某些情况下, 和 可以互换使用:原创 2024-05-26 10:08:28 · 411 阅读 · 0 评论 -
Verilog实战学习到RiscV - 1 : Yosys 综合
一般 FPGA IDE 的第一步都是RTL 综合(Synthesis)。之后就能看到数字电路图了。然后可以做RTL 级的仿真模拟。直接上代码,这里我们看一个简单的加法器来学习。原创 2024-05-22 07:45:56 · 885 阅读 · 0 评论 -
Verilog实战学习到RiscV - 0
Yosys是一个功能强大的开源逻辑综合工具,能够将Verilog HDL描述的数字电路综合为网表。它支持多种综合策略和优化方法,能够生成高效的逻辑设计。Yosys的灵活性和可扩展性使其成为开源FPGA工具链中的核心组件。Yosys是一个功能强大的开源逻辑综合工具,能够将Verilog HDL描述的数字电路综合为网表。它支持多种综合策略和优化方法,能够生成高效的逻辑设计。Yosys的灵活性和可扩展性使其成为开源FPGA工具链中的核心组件。原创 2024-05-22 06:37:49 · 643 阅读 · 0 评论