【语法基础】关灯

问题描述

有n个灯排成一排,编号为1到n。有m个人从1到m编号。1号将灯全部关闭;2号将凡是2的倍数的灯打开;3号将凡是3的倍数的灯做相反处理(将打开的关闭,将关闭的打开);以后的人都和3号一样,将凡是自己编号倍数的灯做相反处理。请计算第m个人操作之后,哪些等是点亮的。从键盘输入两个整数n和m(m<=n<=1000),输出点亮的灯的编号

输入格式

两个整数n和m

输出格式

一行空格间隔的整数,表示点亮的灯

样例输入

1

5 5

样例输出 1

2 3 5

样例输入

2

5 0

样例输出 2

1 2 3 4 5 

时间限制 : 1000 MS   空间限制 : 65536 KB

这道题的数组其实可以用bool类型的,并且在开始赋值为“true”

#include <iostream>
using namespace std;
bool d[100005];
int n,m;
int main()
{
	cin>>n>>m;
	for(int i=1;i<=n;i++)
	{
		d[i]=true;
	}

加入一个特判,如果没人关灯(m=0),就直接输出全部开灯的状态。

if (m==0)
	{
		for(int i=1;i<=n;i++)
	    {
		    cout<<i<<" ";   
        }

 然后,在else中,先建立循环,将所有灯关闭。

接下来设双循环,重复判断是倍数编号,再相反处理灯。

最后输出。

else
{
		for(int i=1;i<=n;i++)
        {
            d[i]=false;	
	    }
	    for(int i=2;i<=m;i++)
	    {
		    for(int j=1;j<=n;j++)
	        {
		        if(j%i==0)
		        {
			      if(d[j]==true)
		          {
			        d[j]=false;
		          }
		          else
		          {
			      d[j]=true;
		          }
		        }		
	        }
	    }
	    for(int i=1;i<=n;i++)
	    {
		if(d[i]==true)
		{
		  cout<<i<<" ";
		}
	}
	}

最后代码整合:

#include <iostream>
using namespace std;
bool d[100005];
int n,m;
int main()
{
	cin>>n>>m;
	for(int i=1;i<=n;i++)
	{
		d[i]=true;
	}
	if (m==0)
	{
		for(int i=1;i<=n;i++)
	{
		cout<<i<<" ";   
    }
	}
	else
	{
		for(int i=1;i<=n;i++)
    {
        d[i]=false;	
	}
	    for(int i=2;i<=m;i++)
	{
		for(int j=1;j<=n;j++)
	{
		if(j%i==0)
		{
			if(d[j]==true)
		{
			d[j]=false;
		}
		else
		{
			d[j]=true;
		}
		}		
	}
	}
	for(int i=1;i<=n;i++)
	{
		if(d[i]==true)
		{
			cout<<i<<" ";
		}
	}
	}	
}

 

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Verilog是一种硬件描述语言,用于描述数字电路和系统的行为和结构。下面是Verilog语法基础知识: 1. 模块定义:Verilog代码由模块组成,每个模块都有一个名称和一个端口列表。模块定义的语法如下: ```verilog module 模块名(端口列表); // 模块内部的逻辑和行为描述 endmodule ``` 2. 端口定义:模块的端口定义包括输入、输出和双向端口。每个端口都有一个方向和一个名称。端口定义的语法如下: ```verilog input 输入端口名; output 输出端口名; inout 双向端口名; ``` 3. 信号定义:在Verilog中,信号可以是线网或寄存器。线网用于连接模块的不同部分,而寄存器用于存储数据。信号定义的语法如下: ```verilog wire 信号名; reg 信号名; ``` 4. 运算符:Verilog支持各种运算符,包括算术运算符、逻辑运算符、位运算符等。常用的运算符有加法运算符(+)、乘法运算符(*)、逻辑与运算符(&&)等。 5. 过程块:过程块用于描述模块的行为。常用的过程块有始终块(always)、组合逻辑块(assign)和分支块(case)。始终块用于描述时序逻辑,组合逻辑块用于描述组合逻辑,分支块用于描述多路选择。以下是一个始终块的例子: ```verilog always @(posedge 时钟信号) // 这里是时钟上升沿触发的逻辑 ``` 以上是Verilog语法基础知识。如果你想深入学习Verilog语法,可以参考更详细的教程或参考资料。

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