Verilog HDL In One Day (Verilog HDL 学习的第一天）

Introduction //简介

	Block diagram of arbiter  //仲裁器的框图
	Low level design            //底层设计

	Modules                  //模块

Code of module "arbiter"    //仲裁器模块的代码

Data Type           //数据类型

Operators  //操作符

Control Statements        //控制语句

	If-else
	Case
	While
	For loop
	Repeat
	Summary  //总结

Variable Assignment   //变量赋值

Initial Blocks    //initial 块（初始化块）

Always Blocks   //always 块（周期性执行的）

Assign Statement         //赋值语句

Task and Function       // task 和 function （任务 和 函数）

Test Benches   //测试基准

the above original link :http://www.asic-world.com/verilog/verilog_one_day.html