1553B总线使用介绍(二)

本篇以BU64843为例，对1553B内部寻址空间、读写时序操做进行介绍。

1、1553B存储空间

       1553B协议芯片BU64843提供了16位宽的地址和数据总线，因此其可以访问RAM空间为64KB（0x0000~0xFFFF），要访问64KB RAM必须要向BU64843提供外部RAM实现，因为该芯片内部仅提供了4KBX16Bit 的片内RAM空间，该地址的范围0x0000~0x0FFF。

       1553B的控制寄存器和内存共用片上寻址空间（其中寄存器地址范围：0x0000~0x001F），因此需要通过芯片外部的管脚进行访问控制。

2.1553B的读写时序

        BU64843支持8位、16位或者32位的主控制CPU访问，由于芯片内部仅有4KB RAM，因此仅需要12根地址线就可以完成访问，所以32位和16位是没有区别的，这里仅以16位为例说明1553B的读写时序。

        1553B协议芯片需要选择TRANSPARENT（透明）、BUFFERED（缓冲）模式，这里使用的是对片内RAM的访问，因此TRANSPARENT/BUFFERED 管脚逻辑值应为0，另外协议芯片还提供了ZERO_WAIT（零等待）和NONZERO WAIT（非零等待）两种模式，顾名思义他们两者的区别是：ZERO_WAIT在执行读写时序时不需要等待协议芯片读写完成，这是由时序保证的，NONZERO WAIT则需要在执行读写后，等待协议芯片读写完成后，再执行下一次的读写操作。显然ZERO_WAIT模式对于时序控制的要求非常高，因此建议采用NONZERO WAIT模式。

        BU64843协议芯片的读时序如下图所示（主要涉及：片选、选通、内存控制、读写、芯片内部逻辑IO、就绪、地址总线和数据总线的管脚控制）：

       CPU主控制器首先拉低片选（SELCET）和选通（STRBD），1553B协议芯片在时钟的上升沿采集到该信号后，协议芯片会在在紧接着的下降沿采集  内存寄存器（MEM/REG）和读写（RD/WR）管脚进入读周期，再次在后面时钟周期上升沿分别完成地址和数据的采集，当协议芯片的就绪（READY）信号被拉低时，表示协议芯片已经完成本次读取操作，此时CPU可以读取总线数据，数据读取完成后由CPU拉高选通（STRBD），释放所有的1553B协议芯片控制信号，表征本次操作结束(注：IOEN管脚为1553B协议芯片的输出信号，其为低时表示协议芯片内部RAM允许被操作)。

       BU64843协议芯片的写时序如下图所示（主要涉及：片选、选通、内存控制、读写、芯片内部逻辑IO、就绪、地址总线和数据总线的管脚控制）：

        1553B协议芯片的写操作时序与读取类似，这里不再赘述。下表给出各管脚的时序控制时间要求。

以上就是本篇1553B协议芯片的片内寻址空间、读写时序（个人对芯片理解）操做的所有过程。