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FPGA
xhnmn
这个作者很懒,什么都没留下…
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Quartus 2 使用错误集锦
1.Error: Top-level design entity "test" is undefined原因:顶层模块的module名 没有和 工程名同名解决方法:把顶层模块的 module名 改成 和工程名 同名2.Error (10278): Verilog HDL Port Declaration error at test.v(4): input port "clk_in" c...转载 2018-11-06 00:03:43 · 9188 阅读 · 0 评论 -
quartus生成的各文件含义
原文地址:quartus生成的各文件含义作者:小牛Source files (always under source control)*.bdf Schematic*.bsf Symbols*.inc AHDL include*.lai Logic analyzer interface*.mif Memory init*.ptf SOPC file (old but recomme...转载 2018-11-18 12:45:38 · 3673 阅读 · 0 评论