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这个作者很懒,什么都没留下…
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quartus生成的各文件含义
原文地址:quartus生成的各文件含义作者:小牛Source files (always under source control)*.bdf Schematic*.bsf Symbols*.inc AHDL include*.lai Logic analyzer interface*.mif Memory init*.ptf SOPC file (old but recomme...转载 2018-11-18 12:45:38 · 3611 阅读 · 0 评论 -
verilog中assign和always@(*)两者描述组合逻辑时的差别
verilog描述组合逻辑一般常用的有两种:assign赋值语句和always@(*)语句。两者之间的差别有: 1.被assign赋值的信号定义为wire型,被always@(*)结构块下的信号定义为reg型,值得注意的是,这里的reg并不是一个真正的触发器,只有敏感列表为上升沿触发的写法才会综合为触发器,在仿真时才具有触发器的特性。 2.另外一个区别则是更细微的差别:举个例子...转载 2018-11-18 13:26:27 · 6835 阅读 · 0 评论 -
Altera特殊管脚的使用(适用全系列Altera FPGA,MSEL区别除外)-来自altera论坛
1.I/O, ASDO 在AS 模式下是专用输出脚,在PS 和JTAG 模式下可以当I/O 脚来用。在AS 模式下,这个脚是CII 向串行配置芯片发送控制信号的脚。也是用来从配置芯片中读配置数据的脚。在AS 模式下,ASDO 有一个内部的上拉电阻,一直有效,配置完成后,该脚就变成三态输入脚。ASDO 脚直接接到配置芯片的ASDI 脚(第5 脚)。2.I/O,nCSO 在AS 模式下是专用输出脚...转载 2018-12-15 19:45:17 · 4198 阅读 · 1 评论