- 博客(4)
- 收藏
- 关注
原创 UVM interface clocking 用法
1:知识背景转载自[彩虹糖带你入门UVM] 第1节 验证组件之接口_信号 (sohu.com)https://www.sohu.com/a/291199851_7786372:问题描述:在现有testbeach的环境中,原有的a.if中定义了 名为cb的clocking,然后在monitor中,先wait到cb.en有效,再打4拍再去采集cb上的信号,方式为@(posedge vif.clk);采集来的cb.dbgquasel信号计算会得到BUS信号,因此,monitor会在repeat(1) @(vi
2021-09-28 15:49:42 2216
原创 2021-08-09
实际出错场景:近期想在testbeach的激励端完成不同激励同时发包的场景,尝试数次发现没有成功,debug之后发现是受到了fork join的影响;(1)知识背景:转自文章systemverilog在for循环中使用fork_join和fork_join_none的区别_XtremeDV-CSDN博客(2)我的场景部分,两个独立地激励都是for循环里面加了fork join,导致第二个for循环一直没能开始发包,仿真就结束了,改成fork join_none之后,就可以了;(...
2021-08-09 20:58:53 108
原创 uvm_寄存器模型RAL
寄存器是硬件实际存在的,它包含状态寄存器和配置寄存器,将寄存器抽象建模得到的寄存器模型(register abstraction model)RAL model,可以使得reference model 只与寄存器模型打交道,将读写操作交由寄存器模型来完成。寄存器模型可以将寄存器一个或多个bit抽象为field,进一步抽象为uvm_reg、uvm_reg_block,然后对每一个寄存器进行定义;其次,寄存器加入寄存器模型时还需要有地址,uvm_reg_map用来存储这些地址,一般为偏移地址,寄存器模型在进
2021-07-10 15:48:43 503
原创 cpu die 的基础知识
>从主流cpu芯片来看,die作为晶圆切割或者cpu电路逻辑的基本单位,不同芯片对die的使用方式是不同的,比如A家主流芯片,是将die作为基本单位,4个die打包成一个socket,die内集合了cpu的基本组件并通过片内总线进行通信,die内有4个内核并且所有内核共享L3缓存,die外是片外总线连接和通信,不同die的cpu内核不能共享cpu缓存;比如I家主流芯片,尽量地将cpu socket做到一个die上面,这样die内组件可以共享更多的资源,但是大小和成本就会比较高;对比来看,两家单核性能上
2021-06-30 16:13:42 3160
空空如也
空空如也
TA创建的收藏夹 TA关注的收藏夹
TA关注的人