UVM interface clocking 用法

最新推荐文章于 2024-01-23 15:26:22 发布
最新推荐文章于 2024-01-23 15:26:22 发布
阅读量2.3k 收藏 11
点赞数 1
分类专栏： 基础知识 文章标签： 经验分享
版权声明：本文为博主原创文章，遵循 CC 4.0 BY-SA 版权协议，转载请附上原文出处链接和本声明。
本文链接：https://blog.csdn.net/xiamor/article/details/120528608
版权
本文探讨了在UVM验证环境中遇到的时钟采样问题。原有设计中，monitor通过等待cb.en有效后采集cb上的信号，但在实际运行中，采集的cb.dbgquasel信号始终为第一拍数据。通过调整repeat语句和采样点，解决了这一问题。作者发现cb的时钟晚于vif.clk，因此正确设置采样点至关重要。
摘要由CSDN通过智能技术生成

1：知识背景转载自[彩虹糖带你入门UVM] 第1节 验证组件之接口_信号 (sohu.com)icon-default.png?t=L892https://www.sohu.com/a/291199851_778637

2：问题描述：在现有testbeach的环境中，原有的a.if中定义了 名为cb的clocking，然后在monitor中，先wait到cb.en有效，再打4拍再去采集cb上的信号，方式为@(posedge vif.clk)；采集来的cb.dbgquasel信号计算会得到BUS信号，因此，monitor会在repeat(1) @(vif.mon_mp.cb)打一拍之后，再去采集BUS信号用于scoreboard作比对；但是，错误原因是，第一次采集的cb.dbgquasel是和vif上一样的数据，repeat之后，数值仍不变，也就是说一直是先一拍的数据；测试规避了该问题点之后，在下一次采集数据过程中，cb.dbgquasel就可以早于vif.dbgquasel，也就是说没有问题；

3&#x

最低0.47元/天 解锁文章
xiamor
关注
专栏目录
UVM 验证方法学之interface学习系列文章（六）高级《interface 作探针》
那么菜的博客
05-19 1756
UVM 验证方法学之interface学习系列文章（六）高级
UVM 验证方法学之interface学习系列文章（二）千奇百态
那么菜的博客
05-15 732
UVM 验证方法学之interface学习系列文章（二）中级 一，ｉｎｔｅｒｆａｃｅ　千奇百态 １．参数化的interface 可以像参数化配置ｍodule一样，interface 也可以被参数化。例子如下： 多个参数之间，用＂，＂隔开。例如： interface ITERF#(parameter int a = 1, parameter bit b = 0, ....) ; ;; ;; endinterface 2. interface 内部信号的初始化 interface..
uvm中时钟块分析
qq_63887503的博客
04-11 662
这个时序显示的是dut部内部的时序，在read信号发生时，会等待一个周期，将数据放到数据总线上。因此，采样需要： 等待两个下降沿，当然个人觉得由于提前采样，等待连个上升沿采集的应该也是正确数据。1：对于，reg_if.drv_ck .xx信号，在时钟沿边沿变化，但reg_if.xx信号会加入提前采样和延后驱动并且连接到dut上。这里如果用this.pkt_id++,指向的是req中的pkt_id.3：时序上看不到内部的数据包吗。
UVM知识点7-Clocking block在验证中的正确使用
u012678323的专栏
09-13 1636
如果monitor的信号在clocking block是output方向的话（对应的即RTL的input方向），则使用t.xxx = vif.xxx的语句先monitor到interface上的信号值，然后等时钟沿@vif.cb1来进行同步，那么可以理解为在时钟上升沿到来之前，output方向的信号已经稳定（意味着RTL的输入端激励在时钟上升沿到来之前已经稳定），所以在时钟沿之前进行阻塞完成赋值。如下图所示，理想情况下，我们会在图中蓝线处进行驱动或者采样，从而尽可能避免竞争冒险。
interface中modport和clocking
hh199203的博客
10-10 5394
interface是UVM验证过程中的一个重要的组件，主要起到连接测试用例与DUT的作用，具有简化代码，易于修改等特点。本文主要介绍interface中的modport和clocking的用法。modport和clocking都是interface组件中的块，主要用于对信号进行分组和同步采样。本主要总结了modport和clocking的基本用法，同时实战演示了interface的用法，以及在uvm环境中的传递方式。
UVM细碎知识点
qq_36375203的博客
07-06 1106
UVM碎碎念
UVM验证平台用例卡死的一个可能原因-clockingblock
最新发布
CodingCarl的博客
01-23 644
这两者都能帮助driver与rtl或者说interface进行同步，但是又有不同，cb（clocking block）仅会由上沿触发（或者说根据这个clocking block的敏感列表），而clk的双沿均会触发，错误地使用它们会使激励的发送节奏过快/过慢，导致循环不能正确结束，卡住整个用例的进程。简单来说就是在driver中发送激励时，使用了固定次数的循环，其中需要添加时钟保证发送的激励和rtl的时钟可以对上。如果使用了循环，又出现了用例卡死，不妨检查一下clocking block的相关代码~
[UVM]UVM TLM1.0 Interface归纳总结 — 图解UVM TLM1.0 Interface
01-06
UVM TLM1.0 Interface归纳总结                                            — 图解UVM TLM1.0 Interface        Transaction-Level Modeling (TLM) 用户模块之间的通信. 是实现基于事务的方法的概念，这些方法可用于模块之间的通信。        The UVM库提供了事务级接口、端口、导出、imp端口和分析端口。所有这些TLM元素都需要用来发送事务、接收事务以及从一个组件到另一个组件的传输。每个人都扮演着自己独特的角色。 TLM Interfaces由发送和接收事务的方法组成
[UVM]UVM TLM1.0 Interface归纳总结 --- 图解UVM TLM1.0 Interface
元直的博客
04-18 2092
UVM TLM Interface
UVM实战四
weixin_43398707的博客
11-25 602
property使用
[uvm]SystemVerilog接口精粹
oldmoney
05-01 489
接口（interface）是SV引入的很重要的特性，目前在绝大多数验证环境或者设计中都会出现。接口最直接的作用就是将一组相关的信号封装到一起，特别是一些标准协议的接口信号，比如常见的AMBA AXI/AHB/APB等等。接口的定义不仅可以方便信号在验证环境组件中的连接，还可以将其复用至其他芯片设计中，降低连接出错的概率。 接口并不只是提供一组信号这么简单，它还是可综合的，它还可以包含modport、clocking block、parameter、过程语句块、断言、覆盖组（covergroup）、函数和任务
[SV]Interface的另类用法 --- bind interface in DUT
元直的博客
10-02 3277
Interface的另类用法 --- bind interface in DUT 一、harness interface(AXI4) interface axi4_if#(`AXI4_VIP_PARAMETER_DECLEAR) ( //Global Signals input ACLK, input ARESTn, //Write Command Channel Signals inout [MAX_ID_WI
UVM高级应用之interface
weixin_44915807的博客
10-16 4304
1. interface中除了可以定义变量，还可以定义任务和函数。还可以在其中使用always和initial语句。 interface可以代替driver做很多事情，但是并不能代替driver做所有的事情。interface只适用于做一些低层次的转换，如8b10b转换、曼彻斯特编码等。这些转换动作是与transaction完全无关的。 使用interface代替driver的第一个好处是可以让driver从底层繁杂的数据处理中解脱出来，更加专注于处理高层数据。第二个好处是有更多的数据出现在interfac
UVM搭建学习之三：interface
charley_chi的博客
08-02 1061
函数都有四个参数，这两个函数的第三个参数必须完全一致。函数的第四个参数表示要将哪个interface，通过。在类里面声明必须是无实体的，否则会报语法错误；set函数的第二个参数表示的是路径索引；跟top_tb的input_if连接；避免绝对路径的另外一种方式是使用。函数的第四个参数表示把得到的。4、跟top_tb的连接。操作，可以简单地理解成是。
UVM 验证方法学之interface学习系列文章（三）进阶《含类参数化的interface》
那么菜的博客
05-18 1156
UVM 验证方法学之interface学习系列文章（三）进阶
UVM：10.1.1 interface 实现driver 的部分功能
07-09 2577
1.之前的interface 非常简单： 2.实际的interface 可以定义任务与函数，还可以always 和initial。 3.8bits 到10bits 在driver 中完成，将串行数据驱动到接口上： 4.在interface 做： 5.相应的，driver 中可以只驱动到interface 的并行接口上即可：
UVM 验证方法学之interface学习系列文章（五）《interface backdoor 后门访问》
那么菜的博客
05-19 689
UVM 验证方法学之interface学习系列文章（五）《interface backdoor 后门访问》
UVM 验证方法学之interface学习系列文章
那么菜的博客
05-17 1820
UVM 验证方法学之interface学习系列文章 UVM 验证方法学之interface学习系列文章（一）初级 UVM 验证方法学之interface学习系列文章（二）中级 UVM 验证方法学之interface学习系列文章（三）进阶１ UVM 验证方法学之interface学习系列文章（三）进阶１ UVM 验证方法学之interface学习系列文章（三）进阶１ UVM 验证方法学之interface学习系列文章（四）高级 ...
UVM 验证方法学之interface学习系列文章（八）《interface不小心引入X态问题》
那么菜的博客
10-21 633
虽然我们没有启动UVC 进行端口的信号驱动，但是由于最高位bit[8] 是出于非z 状态，而是 x 状态，那么该x 态会传入 RTL 代码中。所以，如果我们不能够在interface 中的位宽连续赋值语句中给与格外关注，我们会遇到纠结的问题。前面文章提到，随着验证复杂度的不断增加，interface 的bind 的操作，是必不可少的用法。module a 的输出，连接到 module b 的输入，同时，内部bind 结构内部，通过连续赋值语句，对moule b 的信号进行再次驱动。
uvm中interface的clocking
08-24
在UVM中，interface的clocking主要用于同步接口信号的时序操作。时钟在UVM中通常是通过`uvm_tlm_analysis_port`或`uvm_blocking_transport`接口进行驱动的。 接口的clocking可以通过以下几个步骤来实现： 1. 定义接口：首先，你需要定义一个继承自`uvm_object`的接口类，并在其中声明所需的信号和时钟成员变量。 2. 添加时钟成员变量：在接口类中添加一个时钟成员变量，用于驱动接口信号的时钟。 3. 添加接口信号成员变量：在接口类中添加需要驱动的接口信号的成员变量。 4. 实例化接口：在需要使用该接口的组件中，实例化该接口对象。 5. 设置接口时钟：在实例化接口时，将接口对象的时钟成员变量设置为需要驱动信号的时钟。 6. 配置和连接接口：使用UVM的配置机制对接口进行配置，并将其连接到其他组件或环境中。 7. 驱动接口信号：在测试环境或组件中，使用接口对象的成员函数来驱动接口信号。这些成员函数通常会使用接口的时钟来确定信号操作的时序关系。 通过这些步骤，你可以在UVM中有效地使用接口的clocking来实现对接口信号的时序控制和驱动。希望这能回答你的问题！如果还有其他问题，请随时提问。
评论
添加红包

请填写红包祝福语或标题

个

红包个数最小为10个

元

红包金额最低5元

当前余额3.43元 前往充值 >
需支付：10.00元
成就一亿技术人!
领取后你会自动成为博主和红包主的粉丝 规则
hope_wisdom
发出的红包
实付元
使用余额支付
点击重新获取
扫码支付
钱包余额 0

抵扣说明：

1.余额是钱包充值的虚拟货币，按照1:1的比例进行支付金额的抵扣。
2.余额无法直接购买下载，可以购买VIP、付费专栏及课程。

余额充值