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xiao_cong0737
这个作者很懒,什么都没留下…
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用Quartus II Timequest Timing Analyzer进行时序分析 :实例讲解 (三)
上面已经把DAC7512控制器中所有的时钟都创建好了。下面我们再额外讨论一下关于时钟属性方面的一些问题和在做时序分析时的处理方法。 对于具有单一时钟的系统,设计和时序分析都相对简单。但是现在很多设计都有多个甚至几十个时钟乃至更多的时钟。比如说DAC7512控制器,在设计中用到的时钟实际上是有3个,CLK25M,CLK50M和DA_SCLK。在对多时钟设计进行时序分析的时候,我们首先转载 2013-11-22 14:30:40 · 1848 阅读 · 0 评论 -
用Quartus II Timequest Timing Analyzer进行时序分析 :实例讲解 (三)
上面已经把DAC7512控制器中所有的时钟都创建好了。下面我们再额外讨论一下关于时钟属性方面的一些问题和在做时序分析时的处理方法。 对于具有单一时钟的系统,设计和时序分析都相对简单。但是现在很多设计都有多个甚至几十个时钟乃至更多的时钟。比如说DAC7512控制器,在设计中用到的时钟实际上是有3个,CLK25M,CLK50M和DA_SCLK。在对多时钟设计进行时序分析的时候,我们首先转载 2013-11-22 14:31:34 · 962 阅读 · 0 评论 -
用Quartus II Timequest Timing Analyzer进行时序分析 :实例讲解 (五)
3. Creating Timing Exceptions 创建好时钟、定义好输入输出延迟后,就可以按照这些约束对设计进行时序分析了。默认的情况下,软件按照1T 原则分析所有需要检查的timing path。在综合、布局布线时,工具也会根据时序约束,尽可能使所有timing path都满足1T的要求。但工具也不是万能的,如果设计要求过高的话,有些timing path可能不能达到设计转载 2013-11-22 14:33:36 · 2755 阅读 · 0 评论 -
用Quartus II Timequest Timing Analyzer进行时序分析 :实例讲解 (一)
一,概述用Altera的话来讲,timequest timing analyzer是一个功能强大的,ASIC-style的时序分析工具。采用工业标准--SDC(synopsys design contraints)--的约束、分析和报告方法来验证你的设计是否满足时序设计的要求。在用户的角度,从我使用TimeQuest的经验看,它与IC设计中经常用到的比如prime time,time转载 2013-11-22 14:26:33 · 2790 阅读 · 0 评论 -
用Quartus II Timequest Timing Analyzer进行时序分析 :实例讲解 (二)
四,用TimeQuest对DAC7512控制器进行时序分析 在对某个对象下时序约束的时候,首先要能正确识别它,TimeQuest会对设计中各组成部分根据属性进行归类,我们在下时序约束的时候,可以通过命令查找对应类别的某个对象。 TimeQuest对设计中各组成部分的归类主要有cells,pins,nets和ports几种。寄存器,门电路等为cells;设计的输入输出端转载 2013-11-22 14:27:26 · 5321 阅读 · 0 评论 -
用Quartus II Timequest Timing Analyzer进行时序分析 :实例讲解 (四)
设定输入/输出延迟(input/output delay)。首先看输入延迟。下面图示的系统是我们在做数字电路设计时经常会遇到的。External Device可能是其他的集成电路芯片,也有可能是其他的FPGA,为了与我们所要讨论的FPGA分开,称之为External Device。External Device中的寄存器D1的输出送给FPGA中的寄存器D2。D1和D2属于同一个时钟域(CL转载 2013-11-22 14:32:11 · 2250 阅读 · 0 评论 -
用Quartus II Timequest Timing Analyzer进行时序分析 :实例讲解 (六)
4 Timing report上面三个部分分别介绍了时序分析中常用的约束的实用方法。在设定了这些约束以后,软件在综合的过程中,会根据约束对设计进行优化,采用一定的算法尽量保证设计能满足所有约束的要求。但是,很多情况下,系统是没有办法完全实现约束的要求,这时就会出现timing violation。在这种情况下,我们可以通过分析时序报告,找出问题的所在,从而给出解决方案。那转载 2013-11-22 14:34:21 · 2812 阅读 · 0 评论