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FPGA
文章平均质量分 63
学习记录
iKUNqa
细节成败,日积月累
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【静态时序分析STA(邸志雄)/2023年8月20日】
Tsu建立时间/Th保持时间TCL置换:变量置换$ 命令置换[] 反斜杠置换Slack:回路时序延迟值get_ports所有portsC开头的portsget_cells3DC:design complier 逻辑综合 Flow流程llength [get_object_name [get_nets *]]net的个数get_ports * -f "direction==in"所有方向是input的port。原创 2023-08-21 16:20:17 · 249 阅读 · 0 评论 -
【Verilog/D8】
无语住了,之前relaunch仿真就会更新,几天没用vivado,relaunch就不更新仿真,没办法打开以前工程操作。没几句的代码,就是找不到原因,shit,搞了半天是复位问题。原创 2023-08-06 01:08:58 · 155 阅读 · 0 评论 -
【FPGA/D7】
要求:FPGA内部16位计数器,以50MHz的频率计数,随机截取计数器连续256个,串口发送到电脑上。存储器的使用,在开始读写或者结束读写的位置非常容易出现数据错误或者遗失。取data_cnt[16:1]=data_cnt/2。判断低位,低位1为奇,0为偶。原创 2023-07-26 19:13:53 · 526 阅读 · 0 评论 -
【FPGA/D6】
场同步信号的结束位置Vsync_endVdat_end2+25+8+480+2+8=525。行同步信号的结束位置Hsync_end96+40+8+640+8+8=800。行数据开始输出的位置Hdat_end96+40+8+640=784。场数据开始输出的位置Vdat_end2+25+8+480=515。行数据开始输出的位置Hdat_begin96+40+8=144。场数据开始输出的位置Vdat_begin2+25+8=35。行同步脉冲的结束位置HS_end96(pclk)行消隐/行同步/场同步/场消隐。原创 2023-07-25 18:32:35 · 652 阅读 · 0 评论 -
【FPGAD5】
31:0]Freq_ACC与[11:0]Rom_Addr位宽不同取前者的高12位给后者。Fo=Fclk*B/2^N (B:频率控制字Fword)AN9767:DA(数字转模拟)输出模块。一个周期4096个数据。原创 2023-07-23 21:00:00 · 55 阅读 · 0 评论 -
【按键抖动/亚稳态/数码管动态显示/2023年7月20日】
idle:空闲/filter:消除/release:释放/20ms=100_0000。num = $random%b,产生随机整数,范围为[-(b-1),(b-1)]num = {$random}%b产生随机正整数。低电平保持20ms,k_state检测出低电平。利用保持高/低电平的保持时间实现功能,原创 2023-07-20 16:26:24 · 75 阅读 · 0 评论 -
【UART发送与接收(代码详解)/2023年7月19日】
Synth 8-685] variable ‘rom_data’ should not be used in output port connection 未定义wire输出。assign语句写的变量要定义为wire型,且在源文件和tb文件里要定义相同的位宽。判断是2’b10就是下降沿,是说明给的数据第一个下降沿必须是数据起始位吗。线要定义wire,顶层要驱动定义为reg型。改变coe文件后要重新加载ip再重新仿真。冒号中英文版nonprintable。output定义为wire。原创 2023-07-19 20:23:07 · 387 阅读 · 0 评论