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RSS订阅原创 FPGA中信号的延迟
在萧大哥的博客里看到这篇博客，用VHDL写过这个，在实际的项目中经常需要将特定的信号延迟，这个是Verilog的学习下了。。。。（http://www.cnblogs.com/oomusou/archive/2009/06/15/verilog_dly_n_clk.html） Abstract在實務上為了與其他信號同步，常會故意delay幾個clk。 Introduction使用
2010-05-23 11:31:00
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原创 QuartusII使用.mif文件初始化片内ram
Quartus发布的版本比较多，在项目的进行中很肯能使用了不同版本，可能有此带来不同的问题。 最近在Quartus中使用了片内的双口RAM，但在用mif文件初始化的时候遇到了很大的问题，我放在工程文件下的mif文件经编译后总是会被Quartus修改，且最高几位都被改成FFFF，很是郁闷。 所建工程如下： 即以双口RAM和一产生读地址的计数器：双口RAM初始化中选择image
2010-04-20 08:49:00
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MATLAB编写的fft2程序
快速傅立叶变换（时域抽取基二fft）
1. 编程思想
根据快速傅立叶变换的信号流图可知，可将整个过程中所有的数据组成一个二维数组data(N,M+1)，数组共有N行，M+1列（傅立叶变换分为M=log2(N)级，再加上第一级倒序数组输入，则共有M+1列）。除第一列单独赋值外，其余列则按照共同的规律来赋值。这里则详细说明其的规律性。
（1）对于第k列（k>1）：
可分为2^(M+1-k)个计算单元，各计算单元间相互独立进行离散傅里叶变换。
（2）对于第k列的第Mblock个计算单元
2010-01-23
空空如也
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