FPGA中信号的延迟

在数字电路设计中,为了与其他信号同步,常常需要对特定信号进行延迟处理。本文介绍了如何在Verilog环境中,利用shift register实现信号延迟,特别是在运算如A+B时,确保A在B延迟3个时钟周期后同步,从而为设计延迟n个时钟周期的模块打下基础。
摘要由CSDN通过智能技术生成

在萧大哥的博客里看到这篇博客,用VHDL写过这个,在实际的项目中经常需要将特定的信号延迟,这个是Verilog的学习下了。。。。(http://www.cnblogs.com/oomusou/archive/2009/06/15/verilog_dly_n_clk.html

 

 

Abstract
在實務上為了與其他信號同步,常會故意delay幾個clk。

Introduction
使用環境:NC-Verilog 5.4 + Debussy 5.4 + Quartus II 9.0

為什麼需要將值delay n的clk呢?比如說我想運算A+B,目前這個clk A已經到了,但B必須delay 3個clk之後才會到,為了運算A+B,勢必使用shift register將A delay 3個clk之後,才能與B同步,所以希望先做出delay 3個clk的功能,進而實作出delay n個clk。

 

 

delay_nt.v / Verilog

1  /*  
2  (C) OOMusou 2009 http://oomusou.cnblogs.com
3 
4  Filename    : delay_nt.v
5  Compiler    : NC-Verilog 5.4
6  Description : delay 3t method 3
7  Release     : 06/15/2009 1.0
8  */
9 
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