xiefeia的博客

原创 偶数分频

翻译 STA（静态时序分析）

文章目录基础概念基础概念建立时间（setup time）：触发器( DFF )时钟上升沿之前数据需要保持稳定的最小时间间隙就是建立时间。**保持时间（hold time)**∶触发器（ DFF )时钟上升沿之后数据需要保持稳定的最小时间间隙就是保持时间。**恢复时间（recovery time）**∶触发器（ DFF )时钟上升沿之前clearbar需要保持稳定的最小时间间隙就是恢复时间。撤除时间（removal time）︰触发器（DFF )时钟上升沿之后clearbar需要保持稳定的最小时间间

翻译 芯动力-3.1

文章目录结绳法FIFO同步FIFO异步FIFO结绳法快时钟→慢时钟原理：将快时钟信号的脉冲周期延长，等到慢时钟同步采样后再“解绳”，还原为原来的脉冲周期宽度。结绳的方法归结为2类:利用脉冲的边沿做时钟;利用脉冲的电平(部分场合要求最小脉冲宽度)做选择器或者异步复位，置位。另外的关键点就是什么时候结绳结束(采集到了数据就要让对方回到初始状态)这里的操作也有2种方法:利用采集到的脉冲做异步复位，置位。利用采集到的脉冲再次结绳采集做握手响应信号。FIFOFIFO（first in first

翻译 芯动力-3

1. 同步电路 同步电路设计的优点 1、在同步设计中，EDA工具可以保证电路系统的时序收敛，有效避免了电路设计中竞争冒险现象。 2、由于触发器只有在时钟边缘才改变取值，很大限度地减少了整个电路受毛刺和噪声影响的可能。​​​​​ 同步电路设计的缺点1、时钟偏斜(Clock Skew )2、时钟抖动( Clock Jitter )3、时钟树综合，需要加入大量的延迟单元，使得电路的面积和功耗大大增加2.异步电路异步电路设计的优点1、模块化特性突出...

翻译 芯动力-2

可综合风格——在RTL书写中如何考虑延迟、面积等。1.多路选择器构成的级联电路中，如果有个别信号到来的比较晚。那如何针对这个信号进行优化呢?尽可能把这个延迟较大的分支单独拿出来，放到离出口最近的选择器中。2注意"先加后选"和"先选后加"两种方法对数据通道延迟的影响。3.重点关注电路中的加法器、乘法器等较为复杂的逻辑单元，尽可能少使用。4.随着芯片工艺的进步和生产成本的降低，面积显得没有时序问题重要。但减少设计面积意味着成本降低、功耗降低，特别是对于FPGA的设计，直接决着FPGA 的选

翻译 芯动力-1

硬件描述语言描述的电路，最终将通过逻辑综合工具、布局布线工具将其实现为芯片。但是，并不是 verilog 中所有的关键词都可以被综合为硬件电路。通常，只有四个关键字能够被综合为电路，分别是always、if-else、case、assign，我们称之为可综合四大法宝。除此以外，其他关键字都不可以被综合为硬件电路。那么verilog中众多的关键字有什么存在价值呢?这些不可综合的关键字都可以用于书写testbench。初学者通常会有一个误区︰把 verilog 代码当做了程序，把电路设计当成了编程...

翻译 Vim文本编辑器

Vim三中工作模式(命令模式、输入模式和编辑模式) 使用Vim编辑文件时，默认处于命令模式。此模式下，可使用方向键(上.下、左、右键)或k、 j、h、i移动光标的位置，还可以对文件内容进行复制、粘贴、替换、删除等操作。 在输入模式下，Vim可以对文件执行写操作，类似于在 Windows系统的文档中输入内容。使Vim进行输入模式的方式是在命令模式状态下输入i、I、a、A、o、О等插入命令，当编辑文件完成后按Esc键即可返回命令模式。 编辑模式用于对文件中的指定内容执行保存、查找或替换等操...

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https://blog.csdn.net/qq_40087415/article/details/79367151常见命令命令 解析 cd /home 进入 ‘/home’ 目录 cd .. 返回上一级目录 cd ../.. 返回上两级目录 cd - 返回上次所在目录 cp file1 file2 将file1复制为file2 cp -a dir1 dir2 复制一个目录 cp -a /tmp/dir1 . 复制一个目录到