数字IC面试题
offer多多
龙卷风席卷停车场
这个作者很懒,什么都没留下…
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异步FIFO设计 verilog代码
由于平台已经有很多介绍关于异步FIFO的文章,在这里我就不说了,我直接上spec和模块代码已经测试代码。感谢老师提供的课程,课程链接异步电路对于异步FIFO,其结构图如下其中,ASYN_FIFO_CTRL模块内部模块如下对于我的代码,在ASYN_FIFO_CTRL模块中,我将计数器转成格雷码同步到别的时钟后没有再转到二进制,格雷码也可以比较输出空满信号,此计数器的位宽比地址位宽多一位,很多文章讲过,懂的都懂!对于空信号,就是判断读写计数器是否一样,而满信号再格雷码下则是,assign ful原创 2021-04-07 21:05:04 · 510 阅读 · 0 评论 -
输入信号上升沿或者下降沿检测 Verilog代码
如图所示,当检测下降沿时,初始化两个寄存器为高电平;当检测上升沿时,初始化两个寄存器位低电平。当输入信号变化时候,只能在下一个时钟周期检测得到。下降沿检测:1.输入信号打两拍 2.第一拍的信号取反和第二拍进行与运算reg uart_rxd_d0;reg uart_rxd_d1;//wire definewire start_flag;assign start_flag = uart_rxd_d1 & (~uart_rxd_d0);原创 2021-02-11 21:23:47 · 6219 阅读 · 0 评论 -
FIFO深度计算
感谢邸志雄老师的《芯动力——硬件加速设计方法》课程邸老师主页 https://customizablecomputinglab.github.io/题目:首先分清楚数据在重载和轻载时数据的传输任务,如果FIFO的深度能在重载的时候满足需求,轻载肯定可以。以下是数据分布的几种可能性,第一种两个80的数据连接在一起,属于重载。所以最长的数据burst=160,连续传输数据的周期,称为burst长度。那么这个burst的持续时间是:160数据✖写时钟周期这段时间内读出的数据=时间段长度➗读时钟周原创 2020-07-29 21:29:22 · 429 阅读 · 0 评论