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xuexiaokkk
这个作者很懒,什么都没留下…
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教你一步步实现Xilinx FPGA内部双口RAM IP核
教你一步步实现Xilinx FPGA内部双口RAM IP核 作者:jicheng0… 文章来源:jicheng0622 点击数: 256 更新时间:2012-9-30 许是昨天下了一场秋雨,早上起来,济南的天真是前所未有的蓝(在济南这样的蓝天很少见,估计帝都也是如此吧,汽车尾气太严重,呵呵)。秋高而气爽,伴随好天气而来的自然是杠杠的好转载 2015-09-09 09:32:39 · 9581 阅读 · 1 评论 -
一个xilinx IP的思考
一个朋友问起了xilinx内部IP的调用以及使用的问题,于是整理了一下,放在这里。 当时的问题是浮点除法器IP可以设置他的延迟从0~28,那么是不是延迟28的时序会更好,因为相当于做了一个28级 的流水。不过相对而言,面积会更大。这是和朋友讨论的最初的结果。但是调用了这个浮点除法器的IP之后,ISE给 出的结果并不是这样。后来才发现是我们只调用了IP,但是忘记在这个IP的前后插上寄存器,以至转载 2015-09-10 11:23:28 · 1263 阅读 · 0 评论 -
vivado2013.4和modelsim联合仿真
(注):vivado编译产生的modelsim.ini可能会有些问题,可以用modelsim自带的modelsim.ini,把编译好的库路径加入modelsim自带的modelsim.ini中即可。 最近在做Zynq的项目,曾经尝试使用ISE+PlanAhead+XPS+SDK组合和Vivado+SDK来搭建工程,使用中发现前者及其不方便后者有诸多不稳定。转载 2015-10-05 21:40:00 · 1912 阅读 · 0 评论