笔记
xuexiaokkk
这个作者很懒,什么都没留下…
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2021-08-12
fpga vref 做输出时,可以不用。输入时需要。原创 2021-08-12 16:07:45 · 247 阅读 · 0 评论 -
vivado synthesis fail,没有报错可能原因
不排除代码问题。查一下新增代码的语法。实例化两个子模块,端口都不对,也出现了synthesis fail 且没有报错。原创 2021-06-19 16:54:33 · 1788 阅读 · 0 评论 -
End of startup status:LOW
End of startup status:LOW解决方案:加一条约束set_property BITSTREAM.CONFIG.UNUSEDPIN Pullup[current_design]原创 2021-01-23 13:53:53 · 7991 阅读 · 0 评论