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原创 机器学习代码6-单层感知机的简洁代码实现

nn.ReLU(),

2024-08-13 16:36:03 296 1

原创 机器学习代码5-单层感知机的原始代码实现

H = relu(X@W1 + b1) # 这里“@”代表矩阵乘法。

2024-08-13 16:28:09 230

原创 机器学习代码4-softmax回归的简洁完整代码

"""下载Fashion-MNIST数据集,然后将其加载到内存中"""# 我们在线性层前定义了展平层(flatten),来调整网络输入的形状。# 使用PyTorch内置的优化器和损失函数。"""返回Fashion-MNIST数据集的文本标签""""""训练模型一个迭代周期(定义见第3章)"""# 使用定制的优化器和损失函数。"""计算在指定数据集上模型的精度""""""训练模型(定义见第3章)""""""预测标签(定义见第3章)""""""使用4个进程来读取数据""""""计算预测正确的数量"""

2024-08-13 14:49:37 912

原创 机器学习代码3-softmax回归的完整代码

"""下载Fashion-MNIST数据集,然后将其加载到内存中"""# 使用PyTorch内置的优化器和损失函数。"""训练模型一个迭代周期(定义见第3章)"""# 使用定制的优化器和损失函数。"""计算在指定数据集上模型的精度"""# 训练损失总和、训练准确度总和、样本数。# 使用lambda函数捕获参数。"""训练模型(定义见第3章)""""""使用4个进程来读取数据""""""计算预测正确的数量""""""小批量随机梯度下降""""""在n个变量上累加""""""在动画中绘制数据"""

2024-08-13 10:48:27 679

原创 机器学习-线性回归的简洁代码实现

##################定义产生训练数据的函数。################定义模型。##############整个训练过程。############产生一批数据。############初始化参数。###########优化算法。##########损失函数。

2024-08-07 11:00:36 304

原创 机器学习代码1:线性回归的完整代码

for f_batch,l_batch in get_batch_data(feature,label,batch_size):#3.6对每批数据反复训练过程。for i in range(epoch):#3.8进行多个epoch次的训练过程。#3.3将训练后的数据与标签进行对比,得到损失函数。#3.4对这批数据的所有损失求和,然后计算梯度。#3.7对整个epoch数据计算损失的均值。#3.2将训练数据放入模型中训练。#3.5根据梯度更新参数。#定义一个函数,用于产生训练数据和标签。#定义更新参数的函数。

2024-08-05 16:29:06 327

原创 机器学习的一个概念:损失函数及训练过程

在训练模型时,我们希望寻找一组参数,这组参数能最小化在所有训练样本上的总损失。而梯度是上述损失函数增加最快的方向,而我们的目的是让损失最小,所以应该是梯度的反方向。所以参数的变化应该是上一次的参数-梯度的某个倍数。由于平方误差函数中的二次方项,估计值和观测值之间较大的差异将导致更大的损失。为了度量模型在整个数据集上的质量,我们需计算在训练集。常数1/2不会带来本质的差别,但这样形式上稍微简单一些(因为当我们对损失函数求导后常数系数为1).个样本上的损失均值(也等价于求和)

2024-07-11 14:31:28 194

原创 机器学习的几个概念

1.训练数据集:收集一个真实的数据集,用于训练用,该数据集称为训练数据集2.样本:数据集中的一条信息,程序样本3.标签:结果程序标签4.特征(feature):预测所依据的自变量称为特征。

2024-07-11 14:06:17 81

原创 机器学习-线性回归

线性回归(Linear Regression)是利用称为线性回归方程的最小平方函数对一个或多个。之间关系进行建模的一种。

2024-07-11 14:02:13 215

原创 机器学习第2天

主要工作是搭建开发环境,由于单位网络速度太慢,只完成了anaconda、CUDA和cuDNN的安装。打算回家继续安装其他的工具。

2024-07-05 17:05:18 115

原创 机器学习第1天

通过与单位有机器学习经验的人交流,得到的资料如下:1.李沐-动手学深度学习.pdf。2.视频资料是在b站观察李沐的动手学深度学习v2和李宏毅老师的视频。以前学习linux,过程也非常曲折,最后基本上也学成了。最后得出来的结论是:学习资料非常重要;除了努力,还需要一个好的方法,就是资料了。以前没有把学习的过程记录下来,应该还有很多人还不知道linux如何学习。所以有了以前的经验,想把机器学习的过程记录下来,与大家分享一下。感觉必须要学习机器学习了。所以,痛定思痛,下决心必须要学习机器学习了。

2024-07-04 16:00:16 85

原创 对fdma_axi4进行仿真的模块aatb_fdma_axi4

fdma_wsize (fdma_wsize ),//,//写长度。.fdma_wdata (fdma_wdata ),//,//写数据。.fdma_wready (fdma_wready ),//,//写准备好。.fdma_wareq (fdma_wareq ),//,//写请求。.fdma_wvalid (fdma_wvalid ),//,//写有效。

2024-06-17 14:27:48 544

原创 专题-PL读写DDR3-模块4-fdma_axi4

input wire [C_M_AXI_ADDR_WIDTH-1 :0] pkg_wr_size ,//每次burst的写长度。input wire [C_M_AXI_ADDR_WIDTH-1 :0] pkg_wr_addr ,//每次burst的写地址。input wire [C_M_AXI_ADDR_WIDTH-1 :0] pkg_rd_addr ,//请求地址。将读写请求信号转化为axi总线。

2024-06-07 11:03:57 909

原创 FPGA从DDR3读取数据的模块2-aatb_fdma_controller_rd

///dd3缓存端的一包数据的长度=wpackage_len*8/128,单位:128bit 4096*8/128=256。.PKG_SIZE_DDR3 (PKG_SIZE_DDR3 )//= 256 //dd3缓存端的一包数据的长度=wpackage_len*8/128,单位:128bit 4096*8/128=256。.pkg_rd_en (pkg_rd_en ),//从ddr3缓存中读取数据的有效标志 ,连接到fifo的写端口。

2024-06-06 15:54:29 313

原创 专题-PL读写DDR3-模块2-aatb_fdma_wr

///dd3缓存端的一包数据的长度=wpackage_len*8/128,单位:128bit 4096*8/128=256。.PKG_SIZE_DDR3 (PKG_SIZE_DDR3 )//= 256 //dd3缓存端的一包数据的长度=wpackage_len*8/128,单位:128bit 4096*8/128=256。.pkg_wr_size(pkg_wr_size),//将一包数据写入到DDR3缓存的数据的长度,单位:128bit;

2024-06-06 10:50:50 495

原创 专题-PL读写DDR3-模块3-fdma_rd

input R0_FS_i ,//读一帧数据的请求信号,高脉冲有效,用于状态机的开启以及复位fifo。input pkg_rd_en ,//从ddr3缓存中读取数据的有效标志 ,连接到fifo的写端口。//一帧数据的数据包=总数据量/一包数据的数量=H_CNT*V_CNT*32bit/4096B=H_CNT*V_CNT/1024。output[31:0] R0_data_o ,//读出数据,接fifo的读出数据。

2024-06-05 14:53:29 709

原创 专题-PL读写DDR3-模块1-fdma_wr

output [31:0] pkg_wr_size //将一包数据写入到DDR3缓存的数据的长度,256*128/8=4096B;//写数据的起始地址更新。//一帧数据的数据包=总数据量/一包数据的数量=H_CNT*V_CNT*32bit/4096B=H_CNT*V_CNT/1024。output [31:0] pkg_wr_addr ,//将一包数据写入到DDR3缓存的起始地址。output [127:0] pkg_wr_data ,//将一包数据写入到DDR3缓存的数据。

2024-05-31 11:23:33 1021

原创 ZYNQ UltraSCALE+ 不能从SD卡启动的解决方法

问题描述:以前大量的调试zynq FPGA,突然型号改为UltraSCALE+了。感觉两者差别不大,满怀信心的帮一个哥们做开发,结果SD卡死活不能启动。花了三天找原因,终于找到根本原因,是需要修改fsbl的启动模式,具体修改如下:在函数XFsbl_PrimaryBootDeviceInit中,将BootMode=XFSBL_SD1_BOOT_MODE;改为自己板卡的启动模式即可。重新编译platform和应用程序,产生的BOOT.BIN就是可以启动的文件。

2024-03-21 10:59:41 634 1

原创 打开cadence提示破解失败的解决方法

在计算机管理的服务中将cadence license manager启动即可。有一种原因是cadence license manager没有开启。双击3后出现如下界面,在下面的界面中点击启动后确定即可。打开cadence后,提示如下错误。

2024-03-14 15:20:53 1023

原创 使用TI的CLOCK TREE ARCHITECT自动产生时钟设计方案

输入输入时钟和输出时钟,工具就自动产生设计方案,该工具是网页版,不需要安装。

2024-02-04 09:41:29 354 1

原创 6678 spi固化补充资料

E:\guhua\6678 spi固化E:\guhua\固化程序.rar

2018-07-18 22:13:46 1070 2

原创 6678单核的spi 烧写步骤

1.将待烧写工程的cmd修改为-stack 0x1000-heap  0x400 MEMORY{    //CORE0    DDR3 : o = 0x80000000,   l = 0x01000000    BOOT_CORE0   : o = 0x10800000,   l = 0x000000c0    L2   : o = 0x108000c0,   ...

2018-07-18 22:07:20 2907 1

c6678的spi固化的转换工具

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2024-08-23

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2024-07-12

古诗125-书湖阴先生壁

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2024-07-12

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2024-07-11

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2024-07-06

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2024-07-01

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2024-07-01

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2024-06-24

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2024-06-20

古诗105-听琴听琴听琴听琴听琴听琴听琴听琴听琴听琴听琴听琴听琴听琴听琴听琴听琴

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2024-06-20

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2024-06-12

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2024-06-12

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2024-06-12

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2024-06-12

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2024-06-07

FPGA读写DDR3模块4-aatb-fdma-controller-rd

对fdma_controller_rd进行仿真

2024-06-06

FPGA读写DDR3模块2-fdma-controller-rd修改版本

FPGA读写DDR3模块2-fdma-controller-rd修改版本

2024-06-06

FPGA读写DDR3模块3-aatb-fdma-controller-wr

对fdma_controller_wr模块进行仿真

2024-06-06

FPGA读写DDR3模块1-fdma-controller-wr修改版本

`timescale 1ns / 1ps //模块名称:fdma_controller_wr //模块作用:将一帧数据分为多包数据写入到DDR3的缓存中 //1包数据大小:4096B,与USB的最大包长度一致 /*程序思路: 1.输入数据将一帧数据写入到fifo中;当写入fifo的数据超过一包数据的长度后,产生写DDR3缓存的请求信号pkg_wr_areq,写地址和写长度 2.当DDR3缓存模块收到写请求后,通过pkg_wr_en告诉本模块,可以输出数据给DDR3缓存模块 3.DDR3缓存通过pkg_wr_last告诉本模块一包数据传输完成 */ /*状态机流程: 1.S_RST:当帧信号到来时,复位fifo 2.S_DATA1:当fifo中的数据超过一包数据时,发起写ddr3的请求; 3.S_DATA2:等待一包数据传输完成 */ /*bug: 1.每个DDR3缓存的空间为23bit的寻址范围 2.每次帧的传输长度必须是包长度的整数倍 */ module fdma_controller_wr# ( parameter integer ADDR_OFFSET = 0 ,//缓存

2024-06-06

FPGA读写DDR3模块2-fdma-controller-rd

//模块名称:fdma_controller_rd //模块作用:从ddr3缓存中读取数据 //包数据大小:4096B,与USB的最大包长度一致 /*程序思路: //1:每次请求数据前,先发一帧数据的请求信号R0_FS_i; //2:本模块向其他模块发送一包数据数据请求信号:请求信号,数据起始地址,数据长度、 //3:本模块将从ddr3缓存流出的数据,写入到fifo中。 //4:当fifo写入的数据超过一包数据时,产生读一包数据的请求信号pkg_rd_areq */ /*状态机流程: 1.S_RST:当帧信号到来时,复位fifo 2.S_DATA1:当fifo中的数据不足一包数据时,发起读ddr3的请求; 3.S_DATA2:等待一包数据传输完成 */

2024-06-05

FPGA读写DDR3模块1-fdma-controller-wr

//模块名称:fdma_controller_wr //模块作用:将一帧数据分为多包数据写入到DDR3的缓存中 //1包数据大小:4096B,与USB的最大包长度一致 /*程序思路: 1.输入数据将一帧数据写入到fifo中;当写入fifo的数据超过一包数据的长度后,产生写DDR3缓存的请求信号pkg_wr_areq,写地址和写长度 2.当DDR3缓存模块收到写请求后,通过pkg_wr_en告诉本模块,可以输出数据给DDR3缓存模块 3.DDR3缓存通过pkg_wr_last告诉本模块一包数据传输完成 */ /*状态机流程: 1.S_RST:当帧信号到来时,复位fifo 2.S_DATA1:当fifo中的数据超过一包数据时,发起写ddr3的请求; 3.S_DATA2:等待一包数据传输完成 */

2024-06-05

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