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RSS订阅原创 电脑能识别读卡器，但无法读取TF卡或SD卡
2、打开控制面板——>硬件和声音——>设备和打印机，在设备中删除USB SD Card Reader；3、拔掉读卡器再重新插上，即可正常识别内存卡；1、打开设备管理器，确保驱动正常。
2023-07-24 15:41:44
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原创 win10系统WLAN图标消失解决办法
6、如果不能获取IP，搜索服务并打开，找到DHCP Client，启动运行，如果启动报错，则以管理员的身份打开命令提示符窗口。搜索，输入cmd，右键以管理员身份运行，依次输入以下三条命令，回车结束；3、搜索输入服务，打开，找到NetWork Setup Service查看是否正在运行，没有，右键，选择启动；5、如果还不行，打开网络——>属性——>更改适配器设置，然后网线连接路由器，确定以太网是否能正常获取IP；4、找到WLAN AutoConfig，启动运行；找到WLAN Direct，启动运行。
2023-05-05 11:55:53
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原创 STM32 SD卡初始化，卡死FindSCR（）函数
1、经过排查是硬件原因，SDIO_D0引脚虚焊，重新补锡后，程序运行正常，SD卡可正常读写；
2023-04-28 16:08:56
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原创 C语言指针——浅显易懂
3、pp=1002, pp的地址为&pp=1003, *pp=1001, **pp=10, &*pp=1002, *&pp=1002。2、p=1001, p的地址为&p=1002, *p指向地址1001单元，即 *p=10, &*p=1001, *&p=1001。1、a=10, a的地址为&a=1001;
2023-04-28 16:00:57
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原创 Keil uVision5 创建工程（STM32F051C8T6）
1、下载库文件en.stm32f0_stdperiph_lib_v1.6.0 （在https://www.st.com/en/embedded-software/stm32-standard-peripheral-libraries.html下载）；2、解压缩文件STM32F0xx_StdPeriph_Lib_V1.6.0；2、新建工程文件夹TEST（Libraries，Output，Project，SourceFile）；4、复制文件：（1）复制STM32F0xx_StdPeriph_Lib_V1
2022-04-12 15:25:37
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原创 Linux删除带锁文件夹和无权限文件夹
1、删除带锁文件夹因为带锁文件夹是root权限，在带锁文件夹所在的文件夹打开终端，输入如下命令：$ sudo chmod 777 文件夹名按回车即可去掉带锁符号，然后就可以删除；2、有些文件夹删除是显示没有权限，在该文件夹所在文件夹打开终端，输入如下命令即可：sudo surm -rf file 文件或文件夹名按回车即可自动删除。...
2021-12-10 15:43:23
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原创 ubuntu20.04安装交叉编译arm-2014.05.tar.bz2
1、Ctrl+Alt+T打开终端；2、切换到root权限，执行命令如下：3、交叉编译工具放到桌面，然后解压到/usr/local文件夹下，执行解压命令如下：4、修改环境 变量，执行命令如下打开如下文件，在最下面一行添加如下代码，指定gcc工具所在目录export PATH=$PATH:/usr/local/arm/arm-2014.05/bin/编辑完后保存并退出，执行如下命令：按Esc键，再输入“:wq”，然后回车就可以保存退出；5、更新环境变量，执行如下代码：6、安装64位
2021-12-10 10:07:40
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原创 mcuisp下载程序
一、安装USB转串口驱动；安装成功后，可以在设备管理器内看到；二、USB线一端连接电脑、一端连接开发板USART1对应的串口；三、短接Boot0，使其称为高电平；四、打开mcuisp软件，推荐V0.993版，如下图所示：五、如图设置，然后点击开始编程，会提示无法连接到串口，此时打开供电开关，再点击开始编程则自动连接成功并完成烧录；...
2021-11-04 13:45:37
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原创 C++对象所占空间
1、非静态成员变量保存在对象内部，sizeof（）这个类对象时，这个类对象所占的内存空间就会因这个成员变量的存在而增长；2、静态成员变量保存在对象外面，其所占内存空间和类对象无关；3、成员函数，不管是静态还是非静态，全都保存在类对象外面，不管有几个成员函数，类对象的sizeof()的值大小都不变；4、虚函数，类中有几个虚函数，类就会产生几个指向虚函数的指针，这些指针被放在一个表中，这个表称为虚函数表。无论类中有几个虚函数，类对象的sizeof()只会增加4个字节，这是因为虚函数的存在，导致系统往类对象
2021-09-27 11:11:01
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原创 FPGA编译错误（一）: Verilog HDL Conditional Statement error at test.v(43): cannot match operand(s)
关于Error (10200): Verilog HDL Conditional Statement error at test.v(43): cannot match operand(s) in the condition to the corresponding edges in the enclosing event control of the always construct问题代码1如下：always @(posedge clk or negedge rst )beginif(!rst)
2021-08-25 12:55:36
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原创 学习FPGA——LPM_COUNTER
1、RTL模型图如下：2、例化：_32bit count (.aclr ( aclr ),.clk_en ( 1’b1 ),.clock ( clk ),.cnt_en ( cnt_en ),.q ( q ));说明：acl：清除计数值；cnt_en：计数使能，高电平有效；clk_en：时钟使能
2021-08-18 16:11:58
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原创 学习FPGA边沿检测——输出脉冲信号（二）
1、代码如下：module pulse_test(clk,rst_n,din,dout1,dout2);input clk; //时钟信号input rst_n; //异步复位信号，低电平有效input din; //输入信号reg din_d0;reg din_d1;output dout1; //上升沿输出脉冲output dout2; //下降沿输出脉冲assign dout1=(~din_d1)&(din_d0);//上升沿检测assign d
2021-08-13 11:45:04
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原创 学习FPGA边沿检测——输出脉冲信号（一）
1、代码如下：module pulse_test(clk,rst_n,din,dout);input clk; //时钟信号input rst_n; //异步复位信号，低电平有效input din; //输入信号output reg dout; //输出信号，无边沿信号时为0reg din_reg; //输入信号缓存always @(posedge clk,negedge rst_n)beginif(!rst_n)din_reg <= 0;else
2021-08-13 11:22:17
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原创 学习FPGA并行数据转串行数据——移位
1、8位并行数据输入转串行数据输出，采用移位方式，代码如下：module shift(clk,rst_n,din,dout);parameter Num=8;output dout; //串行数据输出input clk; //控制时钟input rst_n; //复位信号，低电平有效input [Num-1:0]din; //并行数据输入reg dout;reg [Num-1:0]din_reg; //并行数据寄存器reg [2:0]cnt;//右移
2021-08-13 10:32:04
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原创 学习FPGA延时——移位
1、延时代码如下：module shift(din,clk,rst_n,dout,delay_out,out);input din; //串行数据输入input clk; //控制时钟input rst_n; //复位信号，低电平有效output reg [DELAY_PERIOD-1:0] dout; output reg [DELAY_PERIOD-1:0] delay_out; output reg out;parameter DELAY_PERIOD
2021-08-12 16:04:42
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原创 学习FPGA——时钟分频
1、偶数分频和奇数分频，代码如下：// 说 明:// (1) 对输入时钟进行5分频，得到占空比为50%的时钟输；// (2) DIV1=5/2,DIV2=5-(5%2) 5为分频数；// (3) 若将5改为其他整数则表示其他分频数；module clk_div(clk_in,rst_n,clk_out);input clk_in; //输入时钟input rst_n; //异步复位，低电平有效output clk_out; //5分频信号输出reg [2:0]cnt
2021-08-12 15:04:26
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原创 学习FPGA——随笔（一）
1、关于always使用：代码如下：module mux2_1_if(input din_a, //输入信号ainput din_b, //输入信号boutput dout //数据选择输出);reg dout_buf;always @(din_a,din_b)begindout_buf = din_a&&din_b;endassign dout=dout_buf;endmodule对应RTL 模型如下：2、关于assign使用：代码如下
2021-08-11 15:13:43
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STM32升级（BootLoader+App）（U盘模式）—库函数.zip
2021-11-29
空空如也
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