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转载 三段式状态机
计数器学习链接:http://blog.csdn.net/fengyuwuzu0519/article/details/72568727一、状态机设计要点1、概述(2)状态机的转移图(3)结构:(4)设计标准(5)状态机三段...
2019-05-27 10:18:37
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转载 组合逻辑电路和时序逻辑电路区别
比较项目组合逻辑电路时序逻辑电路(状态机)(同步) 输入输出关系任意时刻的输出仅仅取决于该时刻的输入,与电路原来的状态无关不仅仅取决于当前的输入信号,而且还取决于电路原来的状态,或者说,还与以前的输入有关有无存储(记忆)单元无(不能包含)包含 ...
2019-05-27 09:17:09
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原创 Verilog新手上路学生实验
verilog代码:// module top, 选择器(mux)的代码,module top(IN0 , // input 1IN1 , // input 2IN2 , // input 3IN3 , // input 4S0 ,S1 ,OUT ); // out dat...
2018-11-09 11:59:17
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原创 FPGA电路逻辑的原理图方式设计与验证
FPGA电路逻辑的原理图方式设计与验证实验1:拼接 4-16译码器用2片3-8 译码器拼接成4-16 译码器仿真验证电路的正确性注意观察输出信号的毛刺(竞争冒险)实验2A : 设计M=12的计数器用161计数器芯片,设计一个M=12的计数器上电后,对CLK信号,从0顺序计数到11,然后回绕到0当计数值为11的CLK周期,溢出信号OV输出一个高电平,其他周期OV信号输出0用波...
2018-10-25 16:44:11
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空空如也
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