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原创 FPGA第一次作业——计数器
FPGA第一次作业——计数器2015级通信工程 徐梦娟作业1:一、源代码module counter( CLK, RST, CNT); input CLK,RST; output [2:0]CNT;reg [2:0]CNT; always@(posedge CLK or posedge RST)begin; if(RST)begin CNT<=0;
2017-04-30 12:58:30 1597
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2017-04-30 12:46:25 235
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2017-04-30 12:43:01 211
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