基于Verilog HDL的流水灯
module FLOAT_LIGHT(CLOCK_50,SW,LEDR);//全局复位信号SW[17]input [17:0]SW;output[17:0]LEDR;input CLOCK_50;//50M赫兹的时钟reg clk_1hz;reg clk_10hz;reg clk_20hz;reg clk_60hz;reg clk;reg state;reg [26:0]cn...
原创
2018-07-11 01:49:53 ·
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