yiyang14的博客

原文链接：http://forum.eepw.com.cn/thread/193941/1/#1FPGA是可编程芯片，其设计方法主要包括硬件设计和软件设计两部分。硬件包括FPGA芯片电路、存储器、输入输出接口电路以及其他设备，软件就是相应的HDL程序以及的嵌入式C程序。目前微电子技术已经发展到SOC阶段，即集成系统(Integrated System)阶段，相对于集成电路(IC)的设计思想...

对于一个初入FPGA的学习者来说可能会遇到各种各样的困难，个人推荐可以可以阅读http://forum.eepw.com.cn/thread/263292/1，感觉资料对于来说感触颇深。

最近开始学习FPGA及其编程，使用的工具是vivado 2017.4，在下面我就vivado2017.4的使用写了这篇文章。大致步骤如下：建立工程 添加Verilog设计文件 添加Verilog仿真文件详细步骤如下：1、建立工程打开vivado2017.4，在Quick Start里面选择Create Project建立新的工程点击Next ...

最近我在搞一个FPGA的编程开发，学习了Verilog语言，这里想跟大家分享一下过程块的相关知识。1、initial语句       即由关键字initial语句引导的过程块。这种过程块在执行的过程中只会执行一次，且在仿真初始时刻（即0时刻）开始执行，一直到当前状态结束，在一个模块中的各个initial过程块之间都是并发执行的。       initial过程块的语法格式如下所示：...

目录前言步骤1、创建新的工程2、调用IP核前言Vivado设计套件为设计者提供了一个以IP核为中心的设计流程，帮助设计者快速将自己的设计和算法转化成可重用的IP。步骤1、创建新的工程具体步骤见：https://blog.csdn.net/yiyang14/article/details/83550413完成工程创建并创建gate.v，最终如下图所示...

1、创建工程按照https://blog.csdn.net/yiyang14/article/details/83550413建立新的工程，2、添加FIFO IP到设计中第一步在界面中选择“PROJECT MANAGER”中的“ip catalog”右侧出现“IP catalog”选项页，在页面中列出可以使用的IP核，第二步搜索中输入FIFO，，下面的窗口列出可供使...

目录基本要求：模块变量线网型变量wire寄存器类型reg循环语句forever语句repeat语句while语句for语句基本要求：1）Verilog HDL程序是由模块组成。模块嵌套在module和endmodule声明语句中。模块可以进行层次嵌套2）每个Verilog HDL源文件中只有一个顶层模块，其他是子模块。每个模块一个文件3）每个...