yiyang14的博客

最近我在搞一个FPGA的编程开发，学习了Verilog语言，这里想跟大家分享一下过程块的相关知识。1、initial语句       即由关键字initial语句引导的过程块。这种过程块在执行的过程中只会执行一次，且在仿真初始时刻（即0时刻）开始执行，一直到当前状态结束，在一个模块中的各个initial过程块之间都是并发执行的。       initial过程块的语法格式如下所示：...

目录前言步骤1、创建新的工程2、调用IP核前言Vivado设计套件为设计者提供了一个以IP核为中心的设计流程，帮助设计者快速将自己的设计和算法转化成可重用的IP。步骤1、创建新的工程具体步骤见：https://blog.csdn.net/yiyang14/article/details/83550413完成工程创建并创建gate.v，最终如下图所示...

if(&a) if(|a)&a表示a信号按位与（即a=111,则&a=1&1&1=1）|a表示a信号按位或（即a = 111,则|a = 1|1|1）如果结果为1则条件成立；如果a是单bit信号，则a为1条件就成立。^a用法：（1）^a操作就是将a中的每一位按位逐一进行异或，例如a=4'b1010，则b=1^0^1^0=0，由...

在Verilog中，不管是设计组合逻辑还是时序逻辑，都会使用always块，SystemVerilog细化了always块的使用，添加了always_comb,always_yy和always_latch语句（1）always_combcomb是combinational的缩写，always_comb表示设计者想要设计一个组合逻辑电路。使用always_comb的时候，不需要使用敏...

1、创建工程按照https://blog.csdn.net/yiyang14/article/details/83550413建立新的工程，2、添加FIFO IP到设计中第一步在界面中选择“PROJECT MANAGER”中的“ip catalog”右侧出现“IP catalog”选项页，在页面中列出可以使用的IP核，第二步搜索中输入FIFO，，下面的窗口列出可供使...

目录基本要求：模块变量线网型变量wire寄存器类型reg循环语句forever语句repeat语句while语句for语句基本要求：1）Verilog HDL程序是由模块组成。模块嵌套在module和endmodule声明语句中。模块可以进行层次嵌套2）每个Verilog HDL源文件中只有一个顶层模块，其他是子模块。每个模块一个文件3）每个...