设计和编写一个RISCV架构的协处理器（搬运）

摘要

随着嵌入式系统的市场的发展和人们对物联网领域日益增长的兴趣，电子设计在向着超低功率和超低能耗的方向发展。意识到这一点后，CEA LETI研究中心正在开发一种新的物联网平台，目标是在不牺牲性能的情况下实现高效的计算。
这个项目被称为L-IoT 平台，实现了一个完全灵活的集成系统。这个设计被分为始终开启，超低能量和超低功率系统来管理低强度活动，和一个按照需要处理的部分，处理计算强度高的应用。在这种情况下，SoCs和专用硬件的出现在实现功耗和性能权衡之间的平衡方面发挥着重要作用。从这些前提下，人们增加了对RISC-V核心的协处理器研究的兴趣，它为L-Io T架构的按需部分提供了动力。因此本篇研究会被插入到L-Io T平台更广泛的图景汇总，特别是它关注的按需部分的协处理器的设计和开发。
本文从接口分析出发，对协处理器的开发进行延迟（latency）研究。延迟分析结果显示，协处理器和核心之间的数据传输的延迟开销很高，这个结论排除了对紧密耦合协处理器。接口的decoupled 协议和连接L1数据缓存的直接通道的存在，这些都暗示着为decoupled throughput 协处理器使用这个接口。尤其是对内存接口的分析显示数据缓存通道上有50%的可用性。考虑到分析结果，一种密码协处理器的设计方案被提出。这种设计利用了CEA LETI实验室开发的block-cipher IP 的内部结构，实现了AECS 与 PRESENT 加密。该模块在协处理器使用，所提出的设计实现了一种能够在ECB和OFB操作模式下同时执行和加密的架构。通过这种模式，协处理可以实现块密码核心所允许的最大吞吐量，只需要一小块的编程开销来设置操作。加速器以外围方式编程，只使用配置寄存器的读写操作。结合加密加速器的案例研究和接口延迟研究的结果，概述了协处理器开发的通用框架。通过识别协处理器接口延迟所引起的问题，提出避免紧密耦合协处理器的建议，这有助于支持基于吞吐量应用程序的那些应用，或执行长时间的延迟操作，并且不需要与CPU进行频繁的通信。