SystemVerilog 编译单元作用域 / 顶层作用域
SystemVerilog 编译单元作用域 / 顶层作用域SV中引入了编译单元(compilation unit), 它是一起编译的源文件的一个组合。编译单元作用域$unit, 即Module, macromodule, interface, program, package或者primitive边界之外的作用域,在此作用域内的任何成员如parameter都类似于全局成员,它可以被所有低一级的块访问,但是他们又不同于真正的全局成员,如parameter在编译时其他源文件不可见。块外的作用域称为“顶层作
原创
2021-09-09 17:39:31 ·
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