SystemVerilog 编译单元作用域 / 顶层作用域

SV中引入了编译单元(compilation unit), 它是一起编译的源文件的一个组合。
编译单元作用域$unit， 即Module, macromodule, interface, program, package或者primitive边界之外的作用域，在此作用域内的任何成员如parameter都类似于全局成员，它可以被所有低一级的块访问，但是他们又不同于真正的全局成员，如parameter在编译时其他源文件不可见。

块外的作用域称为“顶层作用域”，可以定义变量，参数，数据类型和方法；可以通过实例名$root来从顶层作用域引用系统中的成员名，在这一点上类似于Unix中的"/"，对于VCS这样一次编译所有文件名的工具，$root和$unit是等价的;当你的代码引用另一个模块中的成员时，编译器首先在本作用域内查找，然后在上一层作用域内查找，如此往复直到到达顶层作用域，，可以通过使用$root指定绝对路径明确地引用跨模块的变量。