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原创 matlab-simulink-NCO-sysgen-DDS-LFM

本文介绍了NCO和DDS Compiler模块在Simulink中的参数设置与仿真测试。在NCO测试部分,详细说明了常数输出、NCO参数、数据类型转换等模块的设置方法,并分析了分数长度对仿真结果的影响。DDS Compiler部分则重点介绍了系统参数设置、时钟配置、数据类型转换以及Vivado联合仿真流程。通过对比System Parameter和Hardware Parameter的频谱效果,发现两者差异不大。文章还记录了仿真过程中遇到的数据溢出问题,并展示了Vivado仿真波形与MATLAB工作区数据的

2026-01-26 19:06:16 914

原创 linux-vivado开发环境搭建

错误提示:gtk_box_gadget_distribute: assertion ‘size >= 0’ failed in GtkScrollbar。$ sudo ./install_drivers 或者 $ sudo ./install_digilent.sh。在最后一行添加:source /tools/Xilinx/Vivado/2022.2/settings64.sh。官网下载在线安装包:Xilinx_Unified_2022.2_1014_8888_Lin64.bin。

2026-01-26 16:54:00 708

原创 V文件格式自定义+sublime 常用

输入:subl /usr/bin/subl [file name]:[line number],如下图所示。字母大小写转换:ctrl+K+U 转换文字为大写、ctrl+K+L 转换文字为小写。与硬件相关的输入输出io使用大写字母区分,内部信号定义使用小写字母。模块输入输出命名,输入信号_i,输出信号_o,输入输出_io。上位机软件设置 加上sfw_前缀,软件读取加上sfr_前缀。硬件IO直接写功能名称,内部信号写与内部信号相关名称。注释格式:使用16个左斜杠进行例化模块内部注释信号。

2025-02-13 21:27:27 476

原创 读取bin文件和txt文件数据-matlab

bin2hex

2024-03-12 14:11:11 3475 2

原创 非图形界面开发FPGA_VIVADO

非工程模式开发FPGA

2024-03-11 20:12:03 885

原创 从实现加法开始,一步一步发现可编程阵列-FPGA的工作方式

FPGA LUT介绍

2024-03-07 18:02:44 998 3

原创 整理FPGA程序-方便复用和验证

自用的一些程序,方便以后使用。

2023-09-22 10:05:01 418

原创 出现时序违例怎么分析-VIVADO

从发现问题,到解决问题;从vivado工具的警告和报错,提示需要关注时序分析;从小工程发展成大工程,时序分析还是挺重要的一个环节。

2023-08-29 10:14:09 12114 6

verilog spi简单时序整理

verilog spi简单时序整理

2024-02-29

I2cBus.v

I2cBus.v

2023-12-11

checkpoint.v

checkpoint.v

2023-09-22

newton_interpolate_v1.v

newton_interpolate_v1.v

2023-09-22

uiFDMA_v1.v

uiFDMA_v1.v

2023-09-22

dma_buffer.v

dma_buffer.v

2023-09-19

uart_rxsm_check_off.v

uart_rxsm_check_off.v

2023-09-19

uart_txsm_check_off.v

uart_txsm_check_off.v

2023-09-19

ram_interface.v

ram_interface.v

2023-09-19

axi_async_decode.v

axi_async_decode.v

2023-09-19

aserial_deal.v

aserial_deal.v

2023-09-18

clk_rst_n.v

clk_rst_n.v

2023-09-18

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