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原创 免费拿走Vivado2017.4安装包及其license（附带安装教程）

免费拿走Vivado2017.4安装包及其license（附带安装教程）安装包下载地址： 添加链接描述license： 在文尾。。。安装教程：1.双击安装包文件夹中的xsetup文件2.运行安装：点击next。。3.三个I Agree都选上。。4.选择第二个，包含VIVADO设计的所有部件。。5.选择功能，一般选默认就好。。6.选择安装路径，保证容量足够即可，路径名不要出现非法字符。。7.点击Install，开始安装。。8.开始后，等几分钟，中间会跳出一两个安装确认，都点

原创 FIFO用法详解（附有代码）

FIFO用法1（同步时钟用法）本次讲解以V7芯片为例，主要讲解同步fifo如何使用，以及其中的一些flag的含义和使用方法。生成IP核1.首先打开IP Catalog，在查询栏中输入fifo，双击打开FIFO Generator，打开如下所示界面，1中命名规范：尽量写出写、读宽度及其深度，让人一目了然；2中选择native，一般设计都选择这个，这里不详细解释；3中选择同步时钟的RAM，这里的同步时钟和异步时钟表示读写时钟是否同步，一般情况下，读时钟和写时钟一致，或数据没有跨时钟那就选择同步时钟即可，否

原创 在2017.4版vivado中利用MIG核生成DDR3实例的步骤以及注意事项

这里以 AX7350 ZYNQ 开发平台进行功能介绍。开发板主要由 ZYNQ7350 主芯片，4个DDR3，1片eMMC，1个QSPI FLASH和一些外设接口组成。ZYNQ7350 采用 Xilinx公司的 Zynq7000 系列的芯片，型号为XC7Z035-2FFG676。在生成之前，首先要查看开发板中的手册，了解DDR3的相关参数。例如此开发板的DDR3参数如下：DDR3的芯片型号为MT...

原创 Aurora使用技巧详解

Aurora协议是Xilinx公司提供的一个开放免费的链路层协议，可以用来进行点到点的串行数据传输，具有实现高性能数据传输系统的高效率、简单易用的特点。此协议分为两种，分别是Aurora 8b10b和Aurora 64b66b，位宽不同传输效率不同，位宽越大传输频率越小。两者的设计方法差不多，本次主要介绍8b10b协议的应用。本次将从IP配置到例化工程再进行仿真验证，验证IP设计的正确性，可以通过看channel up的状态即可，如果高有效且长时间稳定，则表示链路建立成功，可以进行数据通信。并设计一个产生

原创 存储器的分类及各类型的特点

一、ROM（只读存储器）ROM的电路结构包括存储矩阵、地址译码器、输出缓冲器三个部分组成。只能读取数据，不能写入，掉电不丢失数据，但访问速度较慢。ROM的类型如下：掩膜ROM、PROM（可编程）、EPROM（可擦除）、EEPROM（电擦除）。1.掩膜ROM：此类ROM出厂时已经将数据固化在里面，不能修改。地址译码器的输入会让字线唯一的变成高电平，其余都为低电平。在字线和位线的交点处放置存储单元...

原创 FPGA工程师笔试题目及答案1

原创 Verilog实现占空比1：1的奇数分频

二分频比较简单，其实就是在系统时钟触发沿到来后，直接让输出取反即可；三分频属于奇数分频，有1：1占空比和非对称占空比之分。1.假设为偶数分频，则利用计数器累积到（N/2-1）时，将输出值取反，并将计数器清零即可实现；2.假设为奇数分频，则分别将上升沿和下降沿在计数到(（N-1）/2)的时候将输出值取反相或在输出即可。具体如下：module div_3(input clk,input...

原创 Verilog学习的重点和难点总结

一、阻塞赋值和非阻塞赋值问题；1.1 阻塞赋值，即“=”。用于组合逻辑的设计中，例如：1）连续赋值语句：assign a=b; //（a必须是wire型，b可以是wire型也可以是reg型）2）在always模块中设计的组合逻辑电路：module test1(clk,a,b,c);input clk;input a;output b,c;reg b,c;always@...

原创 打开DDR3 IP时出现错误：Failed to generate IP 'ddr3'. Failed to generate 'Custom UI' outputs:的解决方法

在程序中打开DDR3块时出现以下情况：Failed to generate IP ‘ddr3’. Failed to generate ‘Custom UI’ outputs:，不能正常打开DDR3 IP。问题解析：这是文件路径出现不符合的字符，比如中文字符。解决方法：把路径中的非法字符更改成合法字符即可。例如出现问题前我工程路径上为E:\yaotao\FPGA\AX7325Kintex...

原创 VIVADO调用MIG产生DDR3时实例化遇到的问题以及解决方法

1.[Place 30-51] IDELAYCTRL elements have been found to be associated with IODELAY_GROUP ‘DDR3_IODELAY_MIG0’, but the design does not contain IODELAY elements associated with this IODELAY_GROUP.问题解析：这...

转载 *FPGA* vivado 2017.4 ILA使用例程

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