解决控制冒险的流水线CPU

0 本文主要总结计算机组成与结构中的大作业——解决控制冒险的流水线CPU

1 主要实现代码

1.1 PC

主体为一个32位寄存器，带有stall信号关闭写使能信号

module PC(IF_Result,Clk,En,Clrn,IF_Addr,stall);

input [31:0]IF_Result;

input Clk,En,Clrn,stall;

output [31:0] IF_Addr;

wire En_S;

assign En_S=En&~stall;

D_FFEC32 pc(IF_Result,Clk,En_S,Clrn,IF_Addr);

Endmodule

1.2 INSTMEM（指令存储器）

主要参考书上代码（附每条指令具体含义）

module INSTMEM(Addr,Inst);//指令存储器

 input[31:0]Addr;

 output[31:0]Inst;

 wire[31:0]Rom[31:0];

assign Rom[5'h00]=32'b001000_00000_00001_0000_0000_0000_0010; //addi$1,$0,2--$1=2  2 0 2

 assignRom[5'h01]=32'b001000_00000_00010_0000_0000_0000_0100; //addi $2,$0,4--$2=4  4 0 4

 assignRom[5'h02]=32'b000000_00010_00001_00011_00000_100010; //sub$3,$2,$1--$3=$2-$1=2  （$2,rs,mem级数据前推）2 4 2

 assignRom[5'h03]=32'b101011_00010_00001_0000_0000_0000_1010; //sw$1,10($2)--[10+$2]=$1=2 （$2,rs,wb级数据前推）e 4 a

 assign Rom[5'h04]=32'b100011_00010_00100_0000_0000_0000_1010;//lw $4,10($2)--$4=[10+$2]=2                 e4a

 assignRom[5'h05]=32'b000000_00100_00001_00011_00000_100000;//add $3,$4,$1--$3=$4+$1=6$3=6             422

 assignRom[5'h06]=32'b000000_00001_00011_00010_00000_100000;//add $2,$1,$3--$2=$1+$3=8 ($3 ,rt,mem) 624

 assignRom[5'h07]=32'b001000_00000_00001_0000_0000_0000_0010;//addi $1,$0,2--$1=2                                    202

 assignRom[5'h08]=32'b000000_00001_00010_00100_00000_100000;//add $4,$1,$2 --$4=$1+$2=10(&2 ,rt,wb)   8 2 6  assign Inst=Rom[Addr[6:2]];

endmodule

 

1.3 CONUNIT（控制部件）

module CONUNIT(M_Op,Op,Func,M_Z,Regrt,Se,Wreg,Aluqb,Aluc,Wmem,Pcsrc,Reg2reg,Rs,Rt,E_Rd,M_Rd,E_Wreg,M_Wreg,FwdA,FwdB,E_Reg2reg,stall);

input [5:0]Op,Func,M_Op;

input M_Z;

input E_Wreg,M_Wreg,E_Reg2reg;

input [4:0]E_Rd,M_Rd,Rs,Rt;

output Regrt,Se,Wreg,Aluqb,Wmem,Reg2reg,stall;

output [1:0]Pcsrc,Aluc;

output reg [1:0]FwdA,FwdB;

wire R_type=~|Op;

wireI_add=R_type&Func[5]&~Func[4]&~Func[3]&~Func[2]&~Func[1]&~Func[0];

wireI_sub=R_type&Func[5]&~Func[4]&~Func[3]&~Func[2]&Func[1]&~Func[0];

wireI_and=R_type&Func[5]&~Func[4]&~Func[3]&Func[2]&~Func[1]&~Func[0];

wireI_or=R_type&Func[5]&~Func[4]&~Func[3]&Func[2]&~Func[1]&Func[0];

wire I_addi=~Op[5]&~Op[4]&Op[3]&~Op[2]&~Op[1]&~Op[0];

wire I_andi=~Op[5]&~Op[4]&am