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DDR
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yu34354420
这个作者很懒,什么都没留下…
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快速上手Xilinx DDR3 IP核----汇总篇(直达链接)
Native接口: 快速上手Xilinx DDR3 IP核(1)----MIG IP核的介绍及配置(Native接口) 快速上手Xilinx DDR3 IP核(2)----MIG IP核的官方例程与读写测试模块(Native接口) 快速上手Xilinx DDR3 IP核(3)----把MIG IP核封装成一个FIFO(上)(Native接口) 快速上手Xilinx DDR3 IP核(4)----把MIG IP核封装成一个FIFO(下)(N...转载 2022-04-15 18:59:50 · 681 阅读 · 0 评论 -
Xilinx FPGA平台DDR3设计保姆式教程(汇总篇)——看这一篇就够了
DDR3设计,保姆式一站式教程,看这一篇文章就够了! 鉴于笔者最初接触DDR3时,被MIG那一堆信号搞得一脸懵逼,网上各种查资料的艰难回忆,决定借鉴大佬们的经验结合笔者自己的理解,整理一篇DDR3设计指南,通俗易懂,2小时速成! 目录 一、DDR3简介 二、DDR3的各个时钟频率及带宽分析 三、DDR3 IP核(MIG)的使用教程 四、DDR3基础篇——读写测试 五、DDR仿真篇 六、DDR3高级篇——模块复用 一、DDR3简介 以下内容为DDR3硬件基础,选择重要的进行梳理一下,了解即可转载 2022-04-13 18:42:12 · 2724 阅读 · 0 评论 -
在Vivado 2020.1中用MIG核读写DDR3内存,编译代码时提示Sub-optimal placement错误的解决办法
板子使用的是米联客的XC7A35TFGG484-2的开发板,上面带有256MB的型号为Micron MT41K128M16的DDR3内存。板子上的V4引脚上接了50MHz的晶振。 用MIG核来驱动这片DDR3内存。DDR3的运行时钟Clock Period为400MHz(由MIG核自己产生这个时钟,从ddr3_ck_p和ddr3_ck_n引脚输出出来,用来驱动DDR3): 因为PHY to Controller Clock Ratio为4:1,所以MIG核输出的ddr3_ui_clk时钟是400MH转载 2022-04-07 19:11:38 · 3872 阅读 · 0 评论