有符号数无符号数比较(学习笔记)

最近在CSAPP看到一个有趣的小例子 -1== 4294967295?

先上代码

#include<iostream>
#include<bitset>
#include<stdlib.h>
#include<bits/stdc++.h>
using namespace std;
int main()
{
	int x=-8;
	int y=7;
	unsigned ux=x;
	unsigned uy=y;
	std::cout<<x+y<<std::endl;
	std::cout<<ux+uy<<std::endl;
}

结果是
-1
4294967295

然后此时我们比较

bool judge=((x+y)==(ux+uy)?true:false);
std::cout<<judge<<std::endl;

-1==4294967295? 这肯定不相等啊

结果是

True

查看一下两个数的二进制

std::cout<<"二进制 "<<bitset<32>(x+y)<<std::endl;
std::cout<<"二进制 "<<bitset<32>(ux+uy)<<std::endl;
结果是
11111111111111111111111111111111
11111111111111111111111111111111

二进制表示完全相等,难道 == 符号比较两个数是否相等是比较他们的二进制表示是否完全相等?

不止是 == 符号 如果一个运算数是有符号的而另一个又是无符号的,C语言会隐式地将有符号参数强制类型转换为无符号数

>符号

#include<iostream>
#include<bitset>
#include<stdlib.h>
#include<bits/stdc++.h>
using namespace std;
int main()
{
	int x=-1;
	unsigned u=2;
	bool judge=((x>u)?true:false);
	std::cout<<judge; 
 } 

结果为True,x处理为无符号数远大于2

结:补码和无符号加法有相同的位级行为,而且是可交换的

在Verilog中,有符号的加法可以通过使用`+`操作符来实现。在Verilog代码中,可以使用`signed`关键字来声明有符号变量。例如,如果要实现一个有符号加法器,可以定义两个有符号输入`a`和`b`,然后使用`+`操作符将它们相加并将结果赋给一个有符号输出变量`sum`。下面是一个简单的Verilog代码示例: ```verilog module signed_adder( input signed [7:0 a, input signed [7:0 b, output reg signed [8:0 sum ); always @(a or b) begin sum <= a + b; end endmodule ``` 在上面的例子中,`input signed [7:0] a`和`input signed [7:0] b`分别声明了两个有符号的8位输入变量`a`和`b`,`output reg signed [8:0] sum`声明了一个有符号的9位输出变量`sum`。`always @(a or b)`语句指定了当`a`或`b`发生变化时,执行计算和赋值操作。`sum <= a + b`语句将`a`和`b`相加的结果赋给`sum`变量。 请注意,Verilog中的有符号加法和无符号加法在语法上是相同的,但是对于有符号的处理需要注意溢出和符号位扩展等问题,以确保正确的计算结果。<span class="em">1</span><span class="em">2</span><span class="em">3</span> #### 引用[.reference_title] - *1* [Verilog学习笔记——有符号的乘法和加法](https://blog.csdn.net/DengFengLai123/article/details/104072423)[target="_blank" data-report-click={"spm":"1018.2226.3001.9630","extra":{"utm_source":"vip_chatgpt_common_search_pc_result","utm_medium":"distribute.pc_search_result.none-task-cask-2~all~insert_cask~default-1-null.142^v93^chatsearchT3_2"}}] [.reference_item style="max-width: 33.333333333333336%"] - *2* [verilog有符号加法器设计](https://download.csdn.net/download/qq_42025108/16392840)[target="_blank" data-report-click={"spm":"1018.2226.3001.9630","extra":{"utm_source":"vip_chatgpt_common_search_pc_result","utm_medium":"distribute.pc_search_result.none-task-cask-2~all~insert_cask~default-1-null.142^v93^chatsearchT3_2"}}] [.reference_item style="max-width: 33.333333333333336%"] - *3* [verilog中有符号无符号的相关运算](https://blog.csdn.net/qq_43140345/article/details/123806734)[target="_blank" data-report-click={"spm":"1018.2226.3001.9630","extra":{"utm_source":"vip_chatgpt_common_search_pc_result","utm_medium":"distribute.pc_search_result.none-task-cask-2~all~insert_cask~default-1-null.142^v93^chatsearchT3_2"}}] [.reference_item style="max-width: 33.333333333333336%"] [ .reference_list ]
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