3. S5PV210时钟体系结构框图了解

* CLOCK GENERATION （时钟发生器）

详细需要时请翻看S5PV210数据手册P361页~Pxxx。

Figure 3-3shows block diagram of the clock generation logic. An external crystal clock is connected to the oscillation amplifier. The PLL converts low input frequency to high-frequency clock required by S5PV- 210. The clock generator block also includes a built-in logic to stabilize the clock frequency after each system reset, since clock takes time before stabilizing.

图3-3显示的为时钟发生器逻辑块框图。从图中可以拷到一个外部的晶体时钟被连接到晶振放大器。PLL 把低输入频率转换为S5PV210所需的高频率时钟。因为时钟在稳定之前需要时间，所以时钟发生器模块还包括一个内置逻辑，以稳定每次系统复位后的时钟频率。

以上可以在S5PV210数据手册P361~P362看到，从上图我们需要知道俩个比较重要的元件：

1.MUX开关，它其实就是一个或门，实际对应着相应寄存器的某几个bit位，设置相应的bit位就可以设置相应的值从而我们就可以知道到底选择的是哪一个路线，然后一步一步往后看。

2.DIV分频器，可以对进入的时钟频率进行分频，分频后的低频信号再继续往后执行。同理，其实分频器的分频系数也是通过相应的寄存器某些位进行设置的。

注：具体的设置mux开关相应的寄存器为CLOCK SOURCE CONTROL REGISTER，

                   设置DIV分频器分频系数的寄存器为CLOCK DIVIDER CONTROL REGISTER。