Verilog实现带奇偶检验位的串行数据接收器---有限状态机实现
串行数据接收
数据的发送按照特定的规则发送,因此接收也要按照发送的规则进行接,从而
完成数据的接收。
奇偶检验是每个字节后额为加一位 进行奇偶校验,使用奇校验位,接收的9位数
据1的个数为奇数,如111000110有5个1,满足奇校验位的传输方式。
数据接收器满足这些条件:接收开始标志位、数据位、奇偶检验位、停止位,
数 据是串行输入并行输出。
数据接收满足的时序条件
奇偶校验实现模块:
//主模块的子模块
module parity (
input clk,
原创
2021-04-21 21:37:48 ·
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