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RSS订阅原创 false path和asynchronous的区别
在FPGA的开发中，对于两个异步时钟，如果我们可以在RTL的设计中保证这两个时钟域之间的处理都是正确的，那就可以让工具不分析这两个时钟域之间的交互。如果不设置的话，Vivado默认都会分析的，这样会大大增加Implementation的时间。 常用的不让工具分析两个时钟域交互的方式有两种，一种是设置为伪路径(False Path)，一种是设置为异步(Asynchronous)。那这两种设置方式有什么区别呢？（假设工程中有两个异步时钟clka和clkb）伪路径的设置是单向的，而异步时钟的约束是双向
2021-11-12 00:27:00
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原创 Xilinx FPGA的DNA是什么？
对于Xilinx的FPGA，每一片都有一个专门的ID，就像我们的身份证号一样，每个都不一样，Xilinx也形象的把这个ID叫做DNA。7系列以及之前FPGA的DNA有57bit，Ultrascale FPGA的DNA有96bit，Zynq Ultrascale+的FPGA有两个DNA，PL端一个，PS端也有一个。DNA都是只读的，我们不可以修改。 有两种方法可以读到这个DNA的值，一种是连上JTAG后，可以直接看到FPGA的DNA信息，以K7为例： 第二种方法就是通过例化DNA_PORT模
2021-11-10 13:30:51
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原创 Xilinx Ethernet MAC IP调试的小坑
本篇文章要写的是调试Xilinx网络IP时踩到的一个坑，也是控制PHY芯片时的一个坑，板卡上的PHY芯片是非常经典的88E1111，使用MDIO接口控制。 本身MDIO接口的时序也不是很难，非常类似I2C接口，内部寄存器的读写控制都是通过MDIO接口来实现。在MDIO的协议中，有一个PHY ADDR，这个是由PHY芯片的硬件决定的。Xilinx的IP也提供了mdio接口，我们可以直接通过配置IP内部寄存器来实现MDIO接口的配置。在IP Core的内部设置中，有一个MDIO PHY ADDR
2021-11-01 22:13:27
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空空如也
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