VHDL
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VHDL细节笔记(含std_logic Libraries标准库的技术手册)
q '0'); 表示将q的所有位赋值为0,当q位数较多时比较方便。。。信号属性函数:用来得到有关信号的行为功能信息;信号‘event:当前的一个相当小的时间间隔内有信号事件发生,则返回’true’,否则返回‘false’;关于conv_std_logic_vector 和 conv_integer 这两个函数的使用问题原创 2014-06-08 21:13:08 · 5922 阅读 · 0 评论 -
敏感信号表(有改动)
进程语句中有一个敏感信号表,这是进程赖以启动的敏感表。对十表中列出的任何信号的改变,都将启动进程,执行进程内相应顺序语句。进程有组合进程和时序进程两种类型,组合进程只产生组合电路,时序进程产生时序和相配合的组合电路,这两种类型的进程设计必须密切注息VHDL语句应用的特殊方ICI,这在多进程的状态机的设计中,各进程有明确分土。设计中,需要特别注息的是,组合进程中所有输入信号,包括赋值符号右边的所转载 2014-06-07 13:52:25 · 6290 阅读 · 1 评论 -
啥是testbench
你买了个黑古隆冬的东西, 有几个引脚. 人家说那叫芯片, 是USB转UART芯片. 你可以往FPGA/CPLD里写程序,让他跟那个转换芯片一样的逻辑去工作, 这里的程序就是你所谓的VHDL程序. 可写好了, 谁知道是是正宗是水货还是山寨啊, 总得测试鉴定一下吧. 于是你又用C语言写了个上位机程序, 往USB发,用UART收, 调USB1.0/1.1/2.0, 调UART速率2400/9转载 2014-06-07 15:15:59 · 3287 阅读 · 0 评论