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原创 WiFi路由器的速度到底怎么算的？
一、前言相信大家买路由器的时候经常会遇到这样一个场景：路由器外包装壳上标着大大的参数，比如AC1200，AX3000，AX6000。之所以要贴图的原因，是因为后面的内容会用到图片的内容。（强调一下，这不是广告，只是某东上随便找的例子,为啥都是小米？因为他把参数和图放在了一起啊，我需要用到图上的天线！）为什么要写这个文章，其实是因为我翻了很多文章，但是没看到一篇可以说清楚这个事情的。有些文章甚至对于WiFi协议没有基本的了解就谈参数计算。有些甚至是一些很低级的错误，比如WiFi
2021-05-14 17:43:09
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原创 WiFi 发展史简述
协议类型 802.11a 5GHz 1999 最高速率54Mbps，OFDM技术 802.11b 2.4GHz 1999 最高速率11Mbps，DSSS（直序扩频）技术 802.11g 2.4GHz 2003 最高速率54Mbps，兼容11b产品，OFDM技术，自此开始考虑兼容性问题 802.11n 2.4GHz,5GHz...
2021-05-13 12:32:34
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原创 芯片设计IR-Drop介绍
在深亚微米下，如果power network做的不够好，然后碰上了很不好的case，IR drop在某个局部区域特别大（特别是动态IR drop），从而导致STA阶段signoff的timing 与实际情况不一致（考虑OCV仍然无法cover design的要求），导致setup或者hold的违例。这种现象产生在时钟的触发沿，时钟沿跳变不仅带来自身的大量晶体管开关，同时带来组合逻辑电路的跳变，往往在短时间内在整个芯片上产生很大的电流，这个瞬间的大电流引起了IR drop现象。IR drop主要分为两种。
2024-01-13 15:53:59
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原创 芯片中Signoff的概念
后端所说的signoff，是指将设计数据交给芯片制造厂商生产之前，对设计数据进行复检，确认设计数据达到交付标准，这些检查和确认统称为signoff。通常设计人员所说的第一次signoff指的是代码的冻结freeze，freeze code后，后续所有的代码修改均需提交patch进行审核。CLP signoff：关注在低功耗设计中引入的特殊单元，电源域划分及组成单元的正确性；FM signoff：关注最终输出的逻辑网表与最初输入的逻辑网表之间的一致性；芯片中的Signoff。转载自知乎 : Sky。
2024-01-13 15:39:40
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原创 WiFi中主20，副20，主40，副40到底在说什么？
WiFi里面有个概念，就是主20，副20，主40，副40。当然还有主80和副80的概念。那这些到底是什么意思呢？
2022-09-28 15:42:46
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转载 Tcl与Design Compiler （二）——DC综合流程
总结，大概的流程为：准备好文件 ——>启动DC ——>读入设计前的检查——>读入设计和查看设计——>约束设计——>综合——>综合后检查（与优化）——>保存优化后的设计
2022-06-29 15:38:23
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转载 Tcl与Design Compiler （一）——DC综合与Tcl语法结构概述
主要介绍以下内容：1、逻辑综合的概述2、DC的启动方式3、DC-Tcl语言的基本结构
2022-06-27 15:58:32
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原创 Verilog代码规范（五） -- if & case语句
if语句优先级由上而下，越靠近下面的输入在综合时越靠近输出：（不允许if并列写法）Examplealways @(*) begin if(sel_A) Data_out = Data_A; if(sel_B) Data_out = Data_B; if(sel_C) Data_out = Data_C; end注：不推荐上述写法是因为没有else容易产生latch。同时，如果条件并非互斥，则可能会有意想不到的结果；上述写法可以修改为如下可以避免latch：（Lint L
2021-05-11 10:11:02
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原创 Verilog代码规范（四）-- 状态机简述
一段式状态机（不推荐） 查看例子：npu的tlite_teq_pp.v 二段式状态机（不反对） 第一段：时序逻辑采用同步时序的方式描述状态转移； always @(posedge clk or negedge rst_n) begin if(!rst_n) state <= IDLE; else state <= next_state;end 第二段：组合逻辑的方式判断状态转移条件，描述状态转换规律；并在该状态下输出信号； always @(..
2021-05-10 13:47:53
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原创 Verilog代码规范（三） -- assign & always & for
这一节简单聊聊 assign & always & for 三种语句中会出现的代码规范问题。代码规范（三）数值的实际位宽大于指定的位宽会导致截位。如果截掉的bit中非全零，可能会错；（Assign Rules W19）- 2'b111： 发生截位，会报W19；- 2'b011：默认不会报，但是若设置了strict，则会报W19- 2'd15, 1’d3：发生截位，会报W19；- 2'd03, 4'd0014：虽然发生截位，但是不报W19，因为截断位都是0；- 3'.
2021-05-08 09:29:41
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原创 Verilog代码规范（二）-- 时钟复位
代码规范（二）上次代码规范主要介绍了模块格式，信号命名，注释，表头等内容，今天主要介绍一些时钟复位的相关内容；一、时钟部分1. 时钟生成和门控放在某个特定模块crm中统一管理。如果时钟在某个模块的内部产生，则spyglass会报W401的warning，提示时钟信号不是当前模块的输入信号。2. 块中使用不止一个时钟，会导致不可综合虽然很多综合工具支持多时钟的综合，但是并非好的代码习惯；除非你确认综合工具支持多时钟输入的综合，否则依然建议只有单时钟输入，将原来的代码块拆分；.
2021-05-07 10:55:29
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原创 Verilog代码规范（一）
代码规范很多都是team的统一要求，有些并非是强制，team内遵循某个约定，以方便阅读、管理。代码规范的好处：方便他人阅读，交流和理解；以及后期的继承和维护； 方便自己阅读，修改和管理； 有效减少从设计，仿真和综合的迭代时间和迭代次数； 良好的代码风格和代码规范，让design变得愉快，相反，会很痛苦；（亲生子和继子） 信号命名 模块格式 时钟 复位 assign语句 if语句 case语句 加default值可预防la
2021-05-06 10:05:10
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空空如也
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