Quartus 基础器件设计

zhuJH_csdn

于 2018-11-11 14:55:24 发布

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分类专栏：学习

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本文链接：https://blog.csdn.net/zhuJH_csdn/article/details/83958597

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这篇博客详细介绍了使用Verilog HDL设计数字逻辑器件的过程，包括多路选择器、交叉开关、优先编码器、加法器（包括补码加法器和带流水线的加法器）、乘法器、计数器和状态机。作者通过代码示例、仿真结果和资源消耗对比展示了各个器件的工作原理和实现方法。

摘要生成于 C知道，由 DeepSeek-R1 满血版支持，前往体验 >

Quartus 基础器件设计

多路选择器
交叉开关
优先编码器
多路选择器
加法器
补码加法器
带流水线的加法器
乘法器
计数器
状态机
移位寄存器

多路选择器

Verilog HDL 文件建立
在这里插入图片描述

在这里插入图片描述

添加Vector Waveform文件并配置仿真输入波形的方法在之前的文章已说明过了，此处直接展示仿真的结果。

在这里插入图片描述

从仿真波形中可以看到：当SEL端的信号变化时，输出端会选择相应的输入信号进行输出。
多路选择器的RTL生成图：

在这里插入图片描述

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二选一对路选择器的RTL结构

在这里插入图片描述

两种多路选择器的资源消耗对比（上为二选一，下位四选一）
在这里插入图片描述

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交叉开关

代码段如下所示

在这里插入图片描述

仿真结果如图所示
在这里插入图片描述

4*4交叉开关的RTL结构
在这里插入图片描述

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