FPGA/CPLD
中原小虾
得中原者得天下!
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【转】异步时钟脉冲同步器的设计
module edge_detect( input sclk_1,//100M input sclk_2,//50M input p_in, output p_out ); reg p_i...转载 2018-06-22 15:18:27 · 953 阅读 · 0 评论 -
【转】FPGA中对异步信号的处理
最常用的约束有IO管脚位置约束和电平幅度约束,这个很好理解。另外,就是对时钟网络约束。这个是很重要的。比如你的系统中,驱动的电路的时钟是27M的,那么你需要在约束文件中增加类似如下的约束语句NET REF_CLK27M TNM_NET = REF_CLK27M_grp;TIMESPEC TS_REF_CLK27M = PERIOD REF_CLK27M_grp : 37ns HIGH 50 %;这...转载 2018-06-22 15:08:01 · 1632 阅读 · 0 评论