Libero IP核MIPI CSI2 与 RISC V 内核（1）

最新推荐文章于 2024-07-30 17:01:24 发布

zorrolee777

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分类专栏：学习笔记文章标签： csi FPGA

本文链接：https://blog.csdn.net/zorrolee777/article/details/107055336

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这篇学习笔记介绍了如何在Microsemi MPF300 video kit FPGA上，利用其内置的RISC-V处理器接收MIPI CSI2格式的摄像头信号。文章探讨了MIPI CSI2协议，特别是Libero IP核中的receiver，重点讲解了高速模式下的数据传输模式。通过分析IP代码，揭示了信号的同步与解码过程，以及如何与PolarFire® MIPI IOD和PLL接口。

摘要由CSDN通过智能技术生成

前言

这是我第一次写学习笔记，旨在记录工作过程，方便以后查阅。同时也希望得到前人指点，或对后人有所帮助。学习笔记只会包括大致思路及基本知识，详细内容不便透露。

正文

背景介绍

我这个夏天的其中一个项目是测试microsemi公司的risc v processor。Risc V 作为一款著名开源架构，好处无需赘述。我们目前想实现的是在microsemi的MPF300 video kit FPGA上，用其自带的摄像头传输视频信号，并把信号传到搭建的risc V进行测试。本次学习笔记要做的是要把双目摄像头的MIPI CSI2格式的信号通过某种途径传输至AXI格式的处理器上。由于我之前从未接触过相关领域，所以学习笔记将从零开始，学习相关基本知识。

MIPI CSI2广泛应用于手机摄像头传送至处理器，但本笔记主要基于Libero的IP core，可能稍有不同。

MIPI CSI2 IP介绍

Microsemi Libero有两个相关ip：receiver 和 transmitter。我的理解是Tx是编码出与csi相应的pixel data, 而Rx是将视频像素解码成我们想要的MIPI CSI2信号。因此目前我们只需要了解RX这个ip core。

该ip有两种模式：High speed mode & Low power mode. 在High speed mode下，传输形式有short packet and long packet. Short packets provide frame synchronization and line synchronization information. Long packets provide the