合肥工业大学(HFUT)2024计算机组成原理实验4

最新推荐文章于 2024-08-13 09:38:53 发布

1StephenCurry1

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文章标签： fpga开发驱动开发

本文链接：https://blog.csdn.net/zpy63734/article/details/140471118

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注:相应的源文件在文末的github链接中

实验四智力抢答器设计仿真与下载

一.实验要求

在 VIVADO 环境下进行时序仿真；
完成下载，在实验板上对程序进行验证，必要时对波形进行观察。

二.智力抢答器的实现

源文件

module Smart_responder(

input clk,                       // 输入时钟信号

input rst_n,                     // 输入复位信号

input [3:0] btn,                 // 输入按钮信号

output [3:0] an,                 // 输出数码管段选信号

output [7:0] seg_code            // 输出数码管段码信号

);

// 定义复位信号

wire rst = \~rst_n;

// 实例化按钮检测模块

push_detect push_detect(

.clk(clk),

.rst(rst),

.btn(btn),

.state(state)

);

// 定义计数器结束信号

wire cnt_down_over;

assign cnt_down_over = &seg_code;

// 实例化显示模块

show_who show_who(

.clk(clk),

.rst(rst),

.state(state),

.cnt_down_over(cnt_down_over),

.an(an)

);

// 定义计数器开始信号

wire cnt_start;

assign cnt_start = |state;

// 实例化倒计时模块

count_down cnt_down(

.clk(clk),

.rst(rst),

.cnt_start(cnt_start),

.seg_code(seg_code)

);

endmodule

//按钮检测

module push_detect(

input clk,                      // 输入时钟信号

input rst,                      // 输入复位信号

input [3:0] btn,                // 输入按钮信号

output reg[3:0] state           // 输出状态信号

);

parameter OVER = 8'hff;

reg [3:0] pos;

always @(posedge clk or posedge rst)

if (rst)

begin

    state <= 4'd0;

    pos <= 4'd0;

end

else

    case (pos)

        4'd0:

        begin

            state <= 4'd0;

            pos <= btn;

        end

        4'd1, 4'd2, 4'd4, 4'd8:

        begin

            state <= pos;

            pos <= 4'h0;

        end

        default: pos <= 4'd0;

    endcase

endmodule

//显示模块

module show_who(

input clk,                      // 输入时钟信号

input rst,                      // 输入复位信号

input [3:0] state,              // 输入状态信号

input cnt_down_over,            // 输入计数器结束信号

output reg[3:0] an              // 输出数码管段选信号

);

reg [3:0] pos;

always @(posedge clk or posedge rst)

if (rst)

begin

    pos <= 4'd0;

    an <= 4'hf;

end

else

    case (pos)

        4'd0:

        begin

            an <= 4'hf;

            pos <= state;

        end

        4'd1, 4'd2, 4'd4, 4'd8:

            if (cnt_down_over)

                pos <= 4'd0;

            else

                an <= pos;

        default: pos <= 4'd0;

    endcase

endmodule

//计时停止信号

module count_down(

input clk,                      // 输入时钟信号

input rst,                      // 输入复位信号

input cnt_start,                // 输入计数器开始信号

output reg[7:0] seg_code        // 输出数码管段码信号

);

// 定义1秒定时器

parameter T1S = 27'd100000000;

reg[26:0] cnt;

reg cnt_sig;

always @(posedge clk or posedge rst)

if (rst)

    cnt <= 27'd0;

else if (cnt == T1S)

    cnt <= 27'd0;

else if (cnt_sig)

    cnt <= cnt + 1'b1;

else

    cnt <= 27'd0;

reg[3:0] cnt_down;

always @(posedge clk or posedge rst)

if (rst)

begin

    cnt_down <= 4'd9;

    cnt_sig <= 1'b0;

end

else if (cnt_start && !cnt_sig)

    cnt_sig <= 1'b1;

else if (cnt_down == 4'hf)

begin

    cnt_down <= 4'd9;

    cnt_sig <= 1'b0;

end

else if (cnt == T1S)

    cnt_down <= cnt_down - 1'b1;

// 数码管段码定义

parameter _0 = 8'hc0, _1 = 8'hf9, _2 = 8'ha4, _3 = 8'hb0,

          _4 = 8'h99, _5 = 8'h92, _6 = 8'h82, _7 = 8'hf8,

          _8 = 8'h80, _9 = 8'h90;

always @(posedge clk or posedge rst)

if (rst)

    seg_code <= 8'hff;

else

    case (cnt_down)

        4'd0: seg_code <= \~_0;

        4'd1: seg_code <= \~_1;

        4'd2: seg_code <= \~_2;

        4'd3: seg_code <= \~_3;

        4'd4: seg_code <= \~_4;

        4'd5: seg_code <= \~_5;

        4'd6: seg_code <= \~_6;

        4'd7: seg_code <= \~_7;

        4'd8: seg_code <= \~_8;

        4'd9: seg_code <= \~_9;

        default: seg_code <= 8'hff;

    endcase

endmodule

激励文件(注意可能需要改变延时时间为自己的学号)

//由于计数时间太长，很难看到计数，这里不再展示计数

module Smart_responder_tb;

    reg clk,rst_n;

    reg [3:0]btn;



    wire [3:0] an;

    wire [7:0] seg_code;

     Smart_responder Sr(

        .clk( clk ),

        .rst_n( rst_n ),

        .btn( btn ),

        .an( an ),

        .seg_code( seg_code )

    );

    initial begin

        clk = 1'b0;

        rst_n = 1'b0;

        btn = 4'd0;

        #73 rst_n = 1'b1;

//        #10 rst_n = 1'b0;

        //有两个人按下按钮，但是时间不同

        #73 btn = 4'd1;

        #73 btn = 4'd3;

        #73 btn = 4'd0;



        #50 rst_n = 1'b0;

        #10 rst_n = 1'b1;

        //有两个人按下按钮，但是时间不同

        #73 btn = 4'd2;

        #73 btn = 4'd6;

        #73 btn = 4'd0;

    end

    always #5 clk <= ~clk;