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原创 基于FPGA的以太网设计(2)----以太网的硬件架构(MAC+PHY)
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2024-07-22 09:44:44
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原创 【数字IC/FPGA】书籍推荐(2)----《那些年,我们拿下了FPGA》
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2024-07-19 15:12:42
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原创 FPGA设计之跨时钟域(CDC)设计篇(3)----单bit信号的跨时钟域(CDC)处理方法(手撕代码)
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2024-07-19 15:05:56
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原创 基于FPGA的数字信号处理(17)--定点运算的实现实例(饱和Saturate与四舍五入Round)
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2024-07-12 10:10:27
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原创 基于FPGA的数字信号处理(16)--定点数的舍入模式(7)6种舍入模式的总结
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2024-07-10 10:41:48
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原创 基于FPGA的数字信号处理(15)--定点数的舍入模式(6)向0取整fix
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2024-07-09 09:49:04
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原创 基于FPGA的数字信号处理(14)--定点数的舍入模式(5)向上取整ceil
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2024-05-20 08:00:00
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原创 基于FPGA的数字信号处理(13)--定点数的舍入模式(4)向下取整floor
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2024-05-17 11:22:28
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原创 基于FPGA的数字信号处理(12)--定点数的舍入模式(3)收敛取整convergent
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2024-05-13 09:46:59
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原创 基于FPGA的数字信号处理(11)--定点数的舍入模式(2)向最临近值取整nearest
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2024-05-10 11:57:42
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原创 基于FPGA的数字信号处理(10)--定点数的舍入模式(1)四舍五入round
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2024-05-08 11:11:30
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原创 基于FPGA的数字信号处理(9)--定点数据的两种溢出处理模式:饱和(Saturate)和绕回(Wrap)
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2024-05-06 11:08:36
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原创 基于FPGA的数字信号处理(7)--如何确定Verilog表达式的位宽
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2024-05-01 15:42:06
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原创 基于FPGA的数字信号处理(6)--如何确定Verilog表达式的符号
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2024-04-29 08:58:18
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原创 【数字IC/FPGA】手撕代码:模3检测器(判断输入序列能否被3整除)
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2024-04-01 08:09:00
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原创 【数字IC/FPGA】书籍推荐(1)----《轻松成为设计高手--Verilog HDL实用精解》
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2024-03-20 07:38:48
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原创 【数字IC/FPGA】书籍推荐(0)----《Verilog 传奇--从电路出发的HDL代码设计》
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2024-03-20 07:38:39
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原创 从底层结构开始学习FPGA(0)----FPGA的硬件架构层次(BEL Site Tile FSR SLR Device)
BEL Site Tile FSR SLR Device都是什么?
2024-03-18 07:34:46
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原创 【FPGA/IC】RAM-Based Shift Register Xilinx IP核的使用
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2024-03-01 08:00:00
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原创 【FPGA】Verilog描述电路的三种方式(结构化、数据流和行为化)
Verilog作为一种HDL,硬件描述语言,是如何在不同的抽象层级上描述电路的?描述电路的方式有哪些?
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2023-06-04
FPGA实现Xilinx Vivado DDR控制器(MIG IP核)的完整配置及读写仿真的工程源码
2023-06-04
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2023-06-04
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