孤独的单刀-CSDN博客

在之前的文章，我们介绍了行波进位加法器（RCA）。RCA有一个很大的缺点就是关键路径延迟非常高，而之所以高完全是因为进位路径太长了，如果我们能想办法缩短进位路径，那就可以提高加法器的速度。RCA的缺点在于第k位的进位Ck必须依赖于前一级的Ck-1，最高位的进位将必须等待之前所有级进位计算完毕后才能计算出结果。所以，超前进位加法器的核心思想是并行计算进位Ck。对于任何一个全加器都有：观察上式s和c，将共有部分分别定义为：其中的G是generate，它表示只有当ab均为1时才为1，说明此时生成了进位；

2024-08-02 09:36:21 4628 10

原创《基于FPGA的数字信号处理》专栏的导航与说明

《基于FPGA的数字信号处理》专栏的导航与说明

2024-08-02 09:34:54 3228 6

原创《【数字IC/FPGA】书籍推荐》专栏导航

《【数字IC/FPGA】书籍推荐》专栏导航

2024-08-01 09:00:33 1572

原创基于FPGA的以太网设计（4）----详解PHY的使用（以YT8531为例）

基于FPGA的以太网设计（4）----详解PHY的使用（以YT8531为例）

2024-08-01 08:59:16 3579 6

原创基于FPGA的数字信号处理（20）--半减器和全减器

基于FPGA的数字信号处理（20）--半加器和全减器

2024-07-31 10:47:54 5977 15

原创 FPGA实现LVDS接口（5）--ODELAYE2原语的介绍及使用（仿真/源码）

FPGA实现LVDS接口（5）--ODELAYE2原语的介绍及使用（仿真/源码）

2024-07-31 10:46:47 1622 1

原创基于FPGA的数字信号处理（19）--行波进位加法器（Ripple Carry Adder，RCA）

基于FPGA的数字信号处理（19）--行波进位加法器

2024-07-29 09:25:34 19883 7

原创 FPGA实现LVDS接口（4）--IDELAYE2原语和IDELAYCTRL原语的介绍及使用（仿真/源码）

FPGA实现LVDS接口（4）--IDELAY原语和IDELAYCTRL原语的介绍及使用（仿真/源码）

2024-07-29 09:17:27 2851 3

原创 FPGA实现LVDS接口（3）--ODDR原语的介绍及使用（仿真/源码）

FPGA实现LVDS接口（3）--ODDR原语的介绍及使用（仿真/源码）

2024-07-28 10:36:45 6600

原创 FPGA实现LVDS接口（2）--IDDR原语的介绍及使用（仿真/源码）

FPGA实现LVDS接口（2）--IDDR原语的介绍及使用（仿真/源码）

2024-07-28 10:27:15 6775

原创基于FPGA的以太网设计（3）----详解各类xMII接口

基于FPGA的以太网设计（3）----详解xMII接口

2024-07-23 13:42:44 9896 2

基于FPGA + SDRAM 的串口传图综合实战（UART + SDRAM + VGA）的工程源码

基于Intel（Altera）的Quartus II平台（复制一下就可以很方便地迁移到其他FPGA平台，如Xilinx的Vivado），使用FPGA实现基于SDRAM的串口传图综合实战（UART + SDRAM + VGA）的工程源码： 1、使用UART接口实现FPGA与上位机的通讯；将接收到的图片信息缓存到SDRAM中；然后将图片信息荣SDRAM中读出并送入VGA显示器进行显示； 2、详细的设计源码（含注释），详细的测试结果； 3、该源码经过了FPGA开发板 + 上位机 + VGA 显示器的实测，测试结果无误； 4、通过该工程可以很好地学习SDRAM控制器的实际应用； 5、更多说明请参考本人博文《https://wuzhikai.blog.csdn.net/article/details/121724092》。

2023-06-04

FPGA实现Xilinx Vivado DDR控制器（MIG IP核）的完整配置及读写仿真的工程源码

基于Xilinx （AMD）的Vivado 平台，使用FPGA实现了的MIG IP核配置的工程源码： 1、成功例化并配置好了一个完整的MIG IP核（接口为native接口），及示例工程自带的DDR仿真模型； 2、可以直接对对其进行官方的示例工程仿真； 3、同时自己编写了一个简单的测试模块对MIG IP核进行读写测试，测试无误； 4、更多说明请参考本人博文《https://wuzhikai.blog.csdn.net/article/details/120479764》。

2023-06-04

FPGA实现Xilinx Vivado DDR控制器（MIG IP核，接口封装成了FIFO）的工程源码

基于Xilinx （AMD）的Vivado 平台，使用FPGA实现的DDR控制器的工程源码： 1、对外接口打包成了FIFO，对DDR的操作时序大大简化； 2、含例化好了的DDR IP核（接口为native接口），以及示例工程自带的DDR仿真模型； 3、详细的设计源码（含注释），详细的仿真源码、仿真设置和仿真结果； 4、更多说明请参考本人博文《https://wuzhikai.blog.csdn.net/article/details/121841813》。

2023-06-04

FPGA实现的SDRAM控制器（接口为FIFO）的工程源码

基于Intel（Altera）的Quartus II平台（复制一下就可以很方便地迁移到其他FPGA平台，如Xilinx的Vivado），使用FPGA实现的SDRAM控制器的工程源码： 1、对外接口打包成了FIFO，对控制器的操作时序大大简化； 2、包含多个设计模块：初始化模块、自动刷新模块、写操作模块、读操作模块、仲裁模块和FIFO接口模块。 3、每个子模块都有详细的设计源码，详细的仿真源码、仿真设置和仿真结果； 4、包括SDRAM的芯片仿真模型； 5、更详细的说明请参考本人博文《https://wuzhikai.blog.csdn.net/article/details/121710155》。

2023-06-04

FPGA实现异步FIFO + 同步FIFO 的工程源码

基于Intel（Altera）的Quartus II平台（复制一下就可以很方便地迁移到其他FPGA平台，如Xilinx的Vivado），使用FPGA实现异步FIFO + 同步FIFO 的工程源码： 1、异步FIFO的设计使用指针法；同步FIFO的设计使用指针法 + 计数器法； 2、详细的设计源码；详细的仿真源码、仿真设置和仿真结果； 3、更详细的说明请参考本人博文《https://wuzhikai.blog.csdn.net/article/details/121136040》及《https://wuzhikai.blog.csdn.net/article/details/121152844》。

2023-06-04

FPGA实现频率测量的3种方法（直接测量法，间接测量法，等精度测量法）工程源码

基于Intel（Altera）的Quartus II平台（复制一下就可以很方便地迁移到其他FPGA平台，如Xilinx的Vivado），使用FPGA实现的频率测量的3种方法的工程源码： 1、3种频率测量方法分别是直接测量法，间接测量法，等精度测量法； 2、依据环境实现对高频及低频信号的频率测量； 3、详细的设计源码； 4、详细的仿真源码、仿真设置和仿真结果； 5、更详细的说明请参考本人博文《https://wuzhikai.blog.csdn.net/article/details/112326945》。

2023-06-04

基于FPGA的SPI协议实现工程源码

基于Intel（Altera）的Quartus II平台FPGA的SPI协议实现工程源码： 1、详细的仿真TB文件，包括SPI从机器件的Verilog仿真模型（M25P16芯片）； 2、可实现单字节的读写操作、页写操作、全擦出操作； 3、详细的说明文件请参考本人博文《https://wuzhikai.blog.csdn.net/article/details/120984325》《https://wuzhikai.blog.csdn.net/article/details/120990299》。

2023-02-04

基于FPGA的IIC协议实现工程源码

基于Intel（Altera）的Quartus II平台FPGA的IIC协议实现工程源码： 1、详细的仿真TB文件，包括IIC从机器件的Verilog仿真模型； 2、可实现单字节的读、写操作； 3、通过参数化设置，可实现16位或者8位地址； 4、详细的说明文件请参考本人博文《https://wuzhikai.blog.csdn.net/article/details/120719302》《https://wuzhikai.blog.csdn.net/article/details/120752864》。

2023-02-04

空空如也

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