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ASIC-WORLD Verilog(1)----如何在一天内学会verilog?
2023-03-30 07:55:08
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原创 Verilog Tutorial(10)如何实现可复用的设计?
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2023-03-27 13:11:23
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原创 Verilog Tutorial(9)任务Task与函数Function的使用
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2023-03-20 15:00:53
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原创 Verilog Tutorial(1)如何编写一个基本的 Verilog Module(模块)
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2023-02-17 07:30:00
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原创 基于Xlinx的时序分析、约束和收敛(8)----关于时序路径、时钟悲观度和建立时间/保持时间的一些问题
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2023-01-03 10:29:38
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原创 基于Xlinx的时序分析、约束和收敛(6)----如何读懂vivado下的时序报告?
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2022-12-30 07:51:57
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2022-12-13 07:30:00
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2022-12-11 08:30:00
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FPGA实现Xilinx Vivado DDR控制器(MIG IP核)的完整配置及读写仿真的工程源码
2023-06-04
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2023-06-04
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2023-06-04
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2023-06-04
基于FPGA的SPI协议实现工程源码
2023-02-04
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基于FPGA的任意字节数的UART(串口)发送工程源码
2023-02-04
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2023-02-04
串口(UART)的FPGA实现工程源码
2023-02-04
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