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孤独的单刀

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原创 ASIC-WORLD Verilog(9)循环语句

Verilog语法中四种循环语句foever,repeat,while,for的用法。

2023-04-26 08:28:44 580 31

原创 ASIC-WORLD Verilog(8)if-else语句和case语句

if-else语句和case语句的使用。

2023-04-24 08:19:37 544 30

原创 ASIC-WORLD Verilog(7)过程语句

ASIC-WORLD Verilog(7)过程语句

2023-04-15 15:03:30 626 20

原创 ASIC-WORLD Verilog(6)运算符

ASIC-WORLD Verilog(6)运算符

2023-04-14 08:00:46 840 24

原创 ASIC-WORLD Verilog(5)基础语法下篇

Verilog的基础语法之下篇

2023-04-10 07:32:29 542 20

原创 Verilog教程系列文章导航

Verilog教程系列文章导航

2023-04-09 21:53:30 951

原创 ASIC-WORLD Verilog(4)基础语法上篇

这篇文章描述了Verilog的基础语法。

2023-04-05 07:43:18 600 25

原创 ASIC-WORLD Verilog(3)第一个Verilog代码

如何从0开始设计你的第一个Verilog程序?

2023-04-03 07:30:00 1552 27

原创 ASIC-WORLD Verilog(2)FPGA的设计流程

FPGA/IC的设计流程与使用工具你懂吗?

2023-03-31 10:45:50 1718 9

原创 ASIC-WORLD Verilog(1)一日Verilog

ASIC-WORLD Verilog(1)----如何在一天内学会verilog?

2023-03-30 07:55:08 1597 24

原创 Verilog Tutorial(10)如何实现可复用的设计?

Verilog Tutorial(10)如何实现可复用的Verilog设计?

2023-03-27 13:11:23 1530 37

原创 Verilog Tutorial(9)任务Task与函数Function的使用

Verilog Tutorial(9)任务Task与函数Function的使用

2023-03-20 15:00:53 1249 33

原创 Verilog Tutorial(8)循环语句

Verilog Tutorial(8)循环语句的使用

2023-03-16 09:52:45 2021 21

原创 Verilog Tutorial(7)If语句和Case语句

Verilog的If语句和Case语句

2023-03-13 13:27:52 2239 8

原创 Verilog Tutorial(6)如何编写一个基础的Testbench

Verilog如何编写一个基础的Testbench

2023-03-08 09:00:08 4542 27

原创 Verilog Tutorial(5)使用always块实现时序逻辑电路

Verilog使用always块实现时序逻辑

2023-03-06 08:13:51 2202 29

原创 Verilog Tutorial(4)组合逻辑电路

Verilog实现组合逻辑电路

2023-03-03 08:34:35 2170 20

原创 Verilog Tutorial(3)运算符简介

Verilog 运算符简介

2023-03-02 07:00:00 1817 17

原创 Verilog Tutorial(2)数据类型和数组简介

Verilog 数据类型和数组简介

2023-02-27 11:29:28 1720 10

原创 如何通俗地理解原码、反码和补码

如何通俗地理解原码、反码和补码

2023-02-23 08:25:16 2399 33

原创 Verilog Tutorial(1)如何编写一个基本的 Verilog Module(模块)

如何编写一个基本的 Verilog Module(模块)

2023-02-17 07:30:00 2254 28

原创 32个关于FPGA的学习网站

帮你整理了32个FPGA学习和资源网站,真的不来看看吗?

2023-02-13 07:30:00 7687 38

原创 Verilog语法之数学函数

Verilog语法之数学函数

2023-02-12 11:00:16 4289 10

原创 Xilinx 28nm FPGA (7系列FPGA)技术概述

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2023-02-07 20:36:03 2841 60

原创 《基于Xilinx的时序分析、约束和收敛》目录与传送门

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2023-02-05 22:57:32 3463 16

原创 Xilinx 7系列FPGA之Virtex-7产品简介

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2023-01-28 08:56:56 2287 32

原创 Xilinx 7系列FPGA之Kintex-7产品简介

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2023-01-23 07:30:00 2002 6

原创 Xilinx 7系列FPGA之Artix-7产品简介

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2023-01-19 12:17:27 2888 14

原创 Xilinx 7系列FPGA之Spartan-7产品简介

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2023-01-16 14:23:07 1668 24

原创 时序收敛技巧之寄存器复制

时序收敛技巧之寄存器复制,你学会了吗?

2023-01-11 23:07:23 1658 46

原创 基于Xlinx的时序分析、约束和收敛(8)----关于时序路径、时钟悲观度和建立时间/保持时间的一些问题

基于Xlinx的时序分析与约束(8)----关于时序路径、时钟悲观度和建立时间/保持时间的一些问题

2023-01-03 10:29:38 5129 72

原创 基于Xlinx的时序分析、约束和收敛(7)----非理想时钟的特性约束

基于Xlinx的时序分析与约束(7)----非理想时钟的特性约束

2023-01-01 23:22:07 1415 3

原创 基于Xlinx的时序分析、约束和收敛(6)----如何读懂vivado下的时序报告?

基于Xlinx的时序分析与约束(6)----如何读懂vivado下的时序报告?

2022-12-30 07:51:57 5431 49

原创 基于Xlinx的时序分析、约束和收敛(5)----衍生时钟约束

基于Xlinx的时序分析与约束(5)----衍生时钟约束

2022-12-25 23:51:02 3405 42

原创 基于Xlinx的时序分析、约束和收敛(4)----主时钟约束

基于Xlinx的时序分析与约束(4)----主时钟约束

2022-12-24 21:28:16 3060 10

原创 FPGA时序优化技术之重定时(Retiming)

FPGA时序优化技术之重定时(Retiming)

2022-12-18 23:43:33 3045 6

原创 基于Xlinx的时序分析、约束和收敛(3)----基础概念(下)

基于Xlinx的时序分析与约束(3)----基础概念(下)

2022-12-16 14:46:36 5318 39

原创 Xilinx Vivado的RTL分析(RTL analysis)、综合(synthesis)和实现(implementation)的区别?

Xilinx Vivado的RTL分析(RTL analysis)、综合(synthesis)和实现(implementation)的区别?

2022-12-13 07:30:00 5786 51

原创 Verilog语法之`define、`undef

Verilog语法之`define、`undef

2022-12-11 23:58:34 3249 2

原创 Verilog语法之条件编译指令`ifdef, `ifndef,`else, `elsif, `endif

Verilog语法之条件编译`ifdef, `ifndef,`else, `elsif, `endif

2022-12-11 08:30:00 6083 11

FPGA实现Xilinx Vivado DDR控制器(MIG IP核)的完整配置及读写仿真的工程源码

基于Xilinx (AMD)的Vivado 平台,使用FPGA实现了的MIG IP核配置的工程源码: 1、成功例化并配置好了一个完整的MIG IP核(接口为native接口),及示例工程自带的DDR仿真模型; 2、可以直接对对其进行官方的示例工程仿真; 3、同时自己编写了一个简单的测试模块对MIG IP核进行读写测试,测试无误; 4、更多说明请参考本人博文《https://wuzhikai.blog.csdn.net/article/details/120479764》。

2023-06-04

FPGA实现Xilinx Vivado DDR控制器(MIG IP核,接口封装成了FIFO)的工程源码

基于Xilinx (AMD)的Vivado 平台,使用FPGA实现的DDR控制器的工程源码: 1、对外接口打包成了FIFO,对DDR的操作时序大大简化; 2、含例化好了的DDR IP核(接口为native接口),以及示例工程自带的DDR仿真模型; 3、详细的设计源码(含注释),详细的仿真源码、仿真设置和仿真结果; 4、更多说明请参考本人博文《https://wuzhikai.blog.csdn.net/article/details/121841813》。

2023-06-04

FPGA实现的SDRAM控制器(接口为FIFO)的工程源码

基于Intel(Altera)的Quartus II平台(复制一下就可以很方便地迁移到其他FPGA平台,如Xilinx的Vivado),使用FPGA实现的SDRAM控制器的工程源码: 1、对外接口打包成了FIFO,对控制器的操作时序大大简化; 2、包含多个设计模块:初始化模块、自动刷新模块、写操作模块、读操作模块、仲裁模块和FIFO接口模块。 3、每个子模块都有详细的设计源码,详细的仿真源码、仿真设置和仿真结果; 4、包括SDRAM的芯片仿真模型; 5、更详细的说明请参考本人博文《https://wuzhikai.blog.csdn.net/article/details/121710155》。

2023-06-04

FPGA实现频率测量的3种方法(直接测量法,间接测量法,等精度测量法)工程源码

基于Intel(Altera)的Quartus II平台(复制一下就可以很方便地迁移到其他FPGA平台,如Xilinx的Vivado),使用FPGA实现的频率测量的3种方法的工程源码: 1、3种频率测量方法分别是直接测量法,间接测量法,等精度测量法; 2、依据环境实现对高频及低频信号的频率测量; 3、详细的设计源码; 4、详细的仿真源码、仿真设置和仿真结果; 5、更详细的说明请参考本人博文《https://wuzhikai.blog.csdn.net/article/details/112326945》。

2023-06-04

基于FPGA的SPI协议实现工程源码

基于Intel(Altera)的Quartus II平台FPGA的SPI协议实现工程源码: 1、详细的仿真TB文件,包括SPI从机器件的Verilog仿真模型(M25P16芯片); 2、可实现单字节的读写操作、页写操作、全擦出操作; 3、详细的说明文件请参考本人博文《https://wuzhikai.blog.csdn.net/article/details/120984325》《https://wuzhikai.blog.csdn.net/article/details/120990299》。

2023-02-04

基于FPGA的IIC协议实现工程源码

基于Intel(Altera)的Quartus II平台FPGA的IIC协议实现工程源码: 1、详细的仿真TB文件,包括IIC从机器件的Verilog仿真模型; 2、可实现单字节的读、写操作; 3、通过参数化设置,可实现16位或者8位地址; 4、详细的说明文件请参考本人博文《https://wuzhikai.blog.csdn.net/article/details/120719302》《https://wuzhikai.blog.csdn.net/article/details/120752864》。

2023-02-04

基于FPGA的任意字节数的UART(串口)发送工程源码

基于Intel(Altera)的Quartus II平台FPGA的任意字节数的UART(串口)发送工程源码: 1、详细的仿真TB文件; 2、单字节 起始位1bit,数据位8bit,停止位1bit,无奇偶校验; 3、通过参数化设置,可实现任意字节数的UART发送; 4、详细的说明文件请参考本人博文《https://wuzhikai.blog.csdn.net/article/details/126093301》。

2023-02-04

基于FPGA的任意字节数的UART(串口)接收工程源码

基于Intel(Altera)的Quartus II平台FPGA的任意字节数的UART(串口)接收工程源码: 1、详细的仿真TB文件; 2、单字节 起始位1bit,数据位8bit,停止位1bit,无奇偶校验; 3、通过参数化设置,可实现任意字节数的UART接收 4、详细的说明文件请参考本人博文《https://wuzhikai.blog.csdn.net/article/details/126229191》。

2023-02-04

串口(UART)的FPGA实现工程源码

基于Intel(Altera)的Quartus II平台的串口(UART)的FPGA实现工程源码: 1、包括接收部分 + 发送部分; 2、包含详细的仿真TB文件; 3、起始位1bit,数据位8bit,停止位1bit,无奇偶校验; 4、详细的说明文件请参考本人博文《https://wuzhikai.blog.csdn.net/article/details/114596930》。

2023-02-04

空空如也

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