本文介绍了时钟管理技术中的锁相环（PLL）、延迟锁相环（DLL）的基本原理、功能及优缺点。PLL和DLL常用于时钟的倍频、分频和锁相，以满足不同设计场景的需求。同时，提到了混合模式时钟管理器（MMCM）和数字时钟管理（DCM），以及时钟管理器（CMT）在芯片中的应用，CMT集成了多种时钟管理单元，提供了时钟合成、倾斜矫正和过滤抖动等功能。
1.锁相环（Phase Locked Loop， PLL）
（1）什么是锁相？
根据下图，两个时钟信号频率相同，但存在一定的相位差，锁相则是使得CLK1与CLK2相位保持一致。
（2）功能：锁相，倍频，分频。
（3）优缺点：范围倍频，受VT影响大，功耗大。
（4）基本原理，如图所示
2.延迟锁相环（Delay Loop Lock， DLL）
（1）
（2）功能：锁相，倍频，分频。
（3）优缺点：锁相精准，几乎不受VT影响。但倍频粗糙。
（4）基本原理，如图所示
问：为什么非要用PLL和DLL？
答：
①设计场景需要告诉clock——倍频；
②设计场景需要多bit对齐 ——锁相；
③设计场景需要多频率变化——范围倍频。
2.混合模式时钟管理器（Mixed Mode Clock Manager， MMCM）
3.数字时钟管理（Digital Clock Management， DCM）
4.时钟管理器（Clock Management Tiles， CMT）
（1）CMT包含MMCM、PLL、DCM等单元；
（2）不同型号芯片包含的CMT数量不同，如zynq 7020包含4个CMT，而zynq 7010只包含2个CMT。
其他
专用全局时钟资源 与 区域时钟资源
CMT提供时钟合成、倾斜矫正、过滤抖动功能
扫一扫
被折叠的 条评论
为什么被折叠?
到【灌水乐园】发言
