HDLbits Sim/circuit10
记录一个小题(hdlbits)Sim/circuit10这个给q赋值时没有用always ,因为老有一个延时module top_module ( input clk, input a, input b, output q, output state ); wire q1,q2,q3,q4; wire state1; always@(posedge clk)begin state=state1; end
原创
2021-04-19 22:46:51 ·
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