基于riscv设计一个简易SOC——架构

part1 SOC架构

利用Verilog语言，设计一个简单SOC 。本次的设计基于由上而下设计，首先设计SOC架构，SOC主要有三个部分，分别为：总线，串口，CPU以及其他部分外设，本人参与部分包括总线，串口以及其他外设，如定时器等。下面为设计框架以及设计模块。
串口部分包括JTAG，UART，GPIO，SPI，QSPI。总线分为三个部分，分别为Axi_lite,bridge,apb。其他模块包括timer（定时器），watchdog。
一块最简单的SOC应该包括下面几个部分：
1，CPU，数据处理单元（此次不在我的工作范围，后续视情况上传代码与降解），高速总线；
2，UART 串口，非常基础的串口，几乎SOC里边都有，低速总线；
3，GPIO串口 其实就是通用的pin脚，将信号输出，可以模拟很多其他串口，如spi等，低速总线；
4，flash，片外存储，一般会用一个接口总线连接，目前见得最多为jtag；
5，RAM：片上的只读存储。挂在高速总线；
6，timer,定时器，定时提醒信号，低速总线；
7，总线，目前看到过好几种总线连接方式，有一条总线的，有类似于上面高速与低速总线进行桥接的，还有高速总线分别连接两条低速总线的。

初次了解SOC相关东西，不足之处还望大佬指出。